【SVA】SystemVerilog Assertion语法速查

已于 2022-12-01 14:42:29 修改
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分类专栏： UVM/SystemVerilog 文章标签： systemverilog sva assertion
于 2022-11-28 23:54:17 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/helloworld573/article/details/128089682
版权

seq与property

在这里插入图片描述

|->,|=>

在这里插入图片描述
seq是单次检查，没什么必要用蕴含操作符
property是并行检查，蕴含操作符的左手是并行检查开启的条件。

##

在这里插入图片描述
!!!注意，这里的延迟和仿真里加的＃有一点区别。
在这里插入图片描述

[*n ]

在这里插入图片描述

[=n ]

在这里插入图片描述

and

在这里插入图片描述
and是同一个周期开始检查，但不一定同一个周期结束检查。

intersect

与and相同是与逻辑，是同一个周期开始检查，也是同一个周期结束检查。

or

是同一个周期开始检查，但不一定同一个周期结束检查。需要左右至少有一个条件满足。才检查。
在这里插入图片描述

first_match

在这里插入图片描述
在这里插入图片描述

throughout

在这里插入图片描述

within

在这里插入图片描述

if

if和蕴含操作符是一样的
在这里插入图片描述

ended

ended

局部变量与赋值

property和sequence内部可以创建局部变量
在这里插入图片描述

在sequence、property中调用display

在这里插入图片描述

[->1]

在这里插入图片描述

$rose $fell $isunknow

在这里插入图片描述

$stable

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$past

在这里插入图片描述

$countbits ,$countones,$onehot,$isunknown

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控制assertion的打开和关闭

在这里插入图片描述

property 与 assume ，coverage，assertion(checker)

在这里插入图片描述

搞IC的那些年
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