【翻译】高效率制冷——MOSFET以及驱动电路应用

最新推荐文章于 2024-05-03 21:45:57 发布

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分类专栏：分立器件特性文献翻译文章标签：嵌入式硬件硬件工程

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译者概述：

文章主要讲述了半桥驱动电路开关过程中由于快速电压变化、电流变化产生的影响，以及如何降低其影响，给出了驱动电路设计时的几点注意事项。

原文链接：EiceDRIVER™ and CoolMOS™ CFD2 Join for High Efficiency in Refrigeration (infineon.com)

作者：Wolfgang Frank, Infineon Technologies AG

序：

家庭应用中，冰箱7*24H工作，需要更高的效率。因此这里更推荐使用MOSFET而非IGBT。然而，基于超结原理的现代MOSFET技术在电机驱动应用中难以控制。这篇文章讲述了栅极驱动电路设计时的基本要素，并且解释了结合EiceDRIVER™ ICs and CoolMOS™技术的优点。

无刷直流驱动器换相单元分析

如图1所示的半桥单元足以研究所有场效应关的开关过程。S1、S2在buck过程中进行开关切换，S4保持开启以提高电流回流路径。S1为主动开关，当S1开启时，电感电流逐渐上升。S2是整流开关，当S1关断电感电流逐渐降低时，它的体二极管对电感续流。上述过程持续电机允许过程的三分之一，之后在下一个半桥上发生一个相同的过程。MOSFET的开关过程引起电路中很高的 $\frac{dv}{dt}$ 和 $\frac{di}{dt}$ 。

图1 开关单元

图2 MOSFET封装、布线以及驱动的寄生参数

高 $\frac{dv}{dt}$ 的一个主要风险是上下桥短路。S1开启并且由于开启时的高 $\frac{dv}{dt}$ 耦合到S2的栅极，并且出现电压尖峰。如果耦合产生的电压尖峰达到了场效应管的栅极电压阈值，那么上下半桥的两个FET都会开启一小段时间，从而引起器件失效，如分流电阻或者电解电容。

另一个风险是栅极振铃，可能会出现在开启时。高 $\frac{di}{dt}$ 使得场效应管封装和布线的源极电感上产生一个压降。这个电压对驱动电压产生一个负反馈，从而在FET的栅极产生震荡，如图3所示。

图3 MOSFET开启时的强震荡

另外，关断时的高 $\frac{dv}{dt}$ 也会提高漏极和栅极间的电容（Cgd，米勒电容）耦合到栅极从而造成震荡。

在栅极驱动设计时必须强调：这些问题与FET的参数、封装以及布线上的寄生参数有关，如图2所示。

$\frac{dv}{dt}$ 的来源以及产生的效应

$\frac{dv}{dt}$ 发生在反向传输电容Crss的充电期间，如图2所示，Cgd即为Crss。因此Cgd的值和充电电流是影响 $\frac{dv}{dt}$ 的两个主要因素。更高的栅极电阻值Rg意味着Crss上更低的充电电流，这回延长米勒平台的持续时间并且减轻 $\frac{dv}{dt}$ 。

MOSFET体二极管反向恢复时，电流变化率 $\frac{dI_{rec}}{dt}$ 在源极寄生电感上产生有关电压，这个电压对驱动电压提供了一个正反馈。使得Crss更快的充电，产生更高的 $\frac{dv}{dt}$ 。具有快恢复特性的二极管会导致更高的 $\frac{dv}{dt}$ 。此外，由于回路电感引起的振铃增加了S2上的电压过冲。

关断时，超结技术的FET上非线性电容Coss和高Vds电压下的低Coss特性导致 $\frac{dv}{dt}$ 增加。这提供了低开关损耗和快速电压转换，但是考虑到较高的 $\frac{dv}{dt}$ ，需要仔细考虑布局和栅极驱动的设计。

为CoolMOS™CFD2推荐的栅极电路设计

图4展示了使用CoolMOS™ IPD65R420CFD的推荐的原理图设计。主要在每个桥的开关节点上增加了一个0.47nF的电容Cds来限制并线性化 $\frac{dv}{dt}$ 。这是防止上下桥同时导通和抑制震荡最可靠的方法。在电机驱动领域，通常开关频率比较低，因此，增加的电容器Cds对于开关损耗的影响很小。其他驱动参数的选择：

Ron=1000Ω——降低开启速度，更长的米勒平台，降低 $\frac{dv}{dt}$ 。
Roff=0Ω——降低关断时的对低阻抗，降低电压耦合尖峰。
Cgs=0.47nF——降低Crss/Ciss比率，降低米勒电容耦合增益。
Cds=0.47nF——限制/线性化开启时的 $\frac{dv}{dt}$ ，可以有效抑制栅极震荡并减少EMI。

这个电路由EiceDRIVER™ 的2EDL05N06PF芯片组成。基于英飞凌的SOI技术，提供优秀的瞬间负电压鲁棒性。集成自举二极管的特性使其满足高功率密度和高性价比的要求。

布局推荐

图5展示了高侧源极和低侧漏极之间距离最短、杂散电感最小的布局。底层的低侧晶体管相对于顶层的高侧晶体管向左侧偏移。这样使得两个管子的散热不会受到影响。更重要的是，低侧晶体管距离其栅极电阻更近。也可以使低侧晶体管的漏极移动到高侧漏极的下面，这样可以通过合适数量的过孔使高侧源极与低侧漏极紧密连接，因此，回路电感可以降到最小。将低侧晶体管放置在顶层的适当位置可以避免双面放置器件，但这样会导致更高的面积消耗。

总的来说，布局以降低栅极回路中的噪声和震荡为好：

栅极驱动距离栅极尽可能近。
减小栅极到漏极之间的外部电容。
通过选择Rg适当的降低 $\frac{dv}{dt}$ 。
将栅极驱动的地与功率地平面进行分隔
Rg尽可能的靠近栅极管脚
驱动器输出和栅极之间使用较粗的连线

栅极电阻和栅极在物理上接近来降低杂散电感，使得CoolMOS™晶体管性能得到改善，开关性能更好。上述驱动电路设计的导通波形如图6所示。它展示了一个干净的无震荡的栅极信号，漏源电压在米勒平台区域也缓慢的下降到0V。

假设布局和驱动电路相同，其他两个半桥也可以预见同样的波形。

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【翻译】高效率制冷——MOSFET以及驱动电路应用

文章主要讲述了半桥驱动电路开关过程中由于快速电压变化、电流变化产生的影响，以及如何降低其影响，给出了驱动电路设计时的几点注意事项。作者：Wolfgang Frank, Infineon Technologies AG。
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