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RSS订阅原创 数字IC秋招总结4-时钟切换电路
红色的地方会出现一个毛刺，因为clk0信号还没选完，就开始了clk1信号。也就是选择信号变化的位置没有和切换的时钟对齐。
2023-11-09 17:24:36
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原创 数字IC秋招总结-亚稳态以及跨时钟域
亚稳态产生的原因就是时序不满足，从而导致了了CK-Q的时间很长，所以在第一次打拍后，产生亚稳态，ck-q很长，就算他很长，但是在下一级打拍的时候也会满足时序，所以避免了亚稳态的产生，如果还违反时序的话，就得再打一次拍。此处适用于快到慢的跨时钟域的情况，直接打两拍的话，在慢时钟域下采样不不到，所以为了在慢时钟下采样到信号，在快时钟下(也就是原时钟域下)，将信号展宽而让在慢时钟下可以采样的到，展宽一般就是在信号来的时候，对信号进行取反。如果这段时间中对信号进行采样，得到的结果将是不可预知的，即亚稳态。
2023-10-18 12:32:01
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原创 数字IC秋招总结--设计流程
项目需求：确定芯片的具体指标（spec）物理：工艺、面积、封装；性能：速度、功耗；功能：功能表述、接口定义。系统级设计：用系统建模语言对各模块进行描述前端设计：RTL 设计、仿真、电路综合后端设计：版图设计、物理验证、后仿真封装和测试。
2023-10-10 18:00:39
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原创 ahb-slave中的hready_out和hready_in
以如下的这个图为例，当S0和S1选择交换的时候，reg_hsel信号会延一拍，所以此时采到的值为S0的hreadyout，这个时候系统总线的hready信号拉低，reg_hsel不变，直到S0的hreadyout拉高，这个时候系统总线中的hready为高，恢复正常通信。如图所示，多个slave的hready_out信号发出后进入一个mux中进行选择，这个选择其实就是与的过程，最后选择的结果作为总线上的hready信号，其作为slave 的输入hready_in。
2023-08-30 22:20:41
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原创 考虑两级同步的异步fifo最小深度计算
如果考虑两级同步打拍，fifo 的深度会更大一点，会多几个深度，以上面这个例子为例，写一个数据是12.5ns，读一个数据是20ns，在写完第一个数据的时候开始读，要经过40ns，此时fifo里面有个四个数据了，剩余burst的长度为116，此时读写同时进行，按照上述的思路算后的最小深度为44，加上原来的4个是48，这样比不考虑两级dff的深度大了一点点。一般考虑fifo最小深度计算如下图所示，此时是假设读时钟和写时钟同时开始读写，且不考虑异步fifo中的两级打拍。
2023-08-17 18:23:08
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原创 时钟切换电路毛刺问题
假设为上升沿变化，以clk0为例，按理来说经过DFF之后，Q的变化沿和clk0的变化沿是同步变化，但是DFF可能会出现延迟，所以Q端的信号可能会晚到，这样还在上升沿变化的话，晚到的Q端会和CLK0相与，出现毛刺。但是用下降沿的话可以避免这个问题，就算晚到了，也是和0进行相与，所以没影响。在时钟切换电路中为什么用两个下降沿的触发器会避免毛刺的出现，原因在后面的与门。具体的仿真图如下所示。
2023-08-14 22:22:59
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空空如也
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