连接设计和测试平台_指定设计和测试平台之间的延时-CSDN博客

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接口

SystemVerilog使用接口为块之间的通信建模,接口可以看作一捆智能的连线。接口包含了连接、同步、甚至两个或者更多块之间的通信功能,它们连接了设计块和测试平台。

最简单的接口仅仅是一组双向信号的组合。这些信号用logic数据类型，可以使用过程语句驱动。

使用接口的好处:连接变得更加简洁而不易出错。如果希望在一个接口中放人一个新的信号,只需要在接口定义和实际使用这个接口的模块中做修改。你不需要改变其他任何模块,例如在top模块,信号只是穿过该模块,而不进行任何操作。这种特性极大地降低了连线出错的机率。

使用接口时需要确保在模块和程序块之外声明接口变量。如果你忘了这一点,就会带来很多的错误。有些编译器可能不支持在模块中定义接口。即使允许,那么接口就只是所在模块的局部变量,所以对设计的其他部分来说是不可见的。

使用modport将接口中信号分组

在设计中可以通过两种方法来使用这些modport名。可以在使用接口信号的程序和模块中使用modport名;也可以在顶层模块中使用modport名然后把接口放到程序和模块的端口表里。

使用接口的优势如下:

(1)接口便于设计重用.当两个块之间有两个以上的信号连接,并且使用特定的协议通信的时候,应当考虑使用接口。如果信号组一次又一次地重复出现,那就应该使用虚拟接口。

(2)接口可以用来替代原来需要在模块或者程序中反复声明并且位于代码内部的一系列信号、减少了连接错误的可能性。

(3)要增加一个新的信号时,在接口中只需要声明一次,不需要在更高层的模块层声明,这进一步减少了错误。

(4)modport允许一个模块很方便地将接口中的一系列信号捆绑到一起,也可以为信号指定方向以方便工具自动检查。

使用接口的劣势如下:

(1)对于点对点的连接,使用modport 的接口描述跟使用信号列表的端口一样的冗长。接口带来的好处是所有的声明集中在一个地方,减少了出错的几率。

(2)必须同时使用信号名和接口名,可能会使模块变得更加冗长。

(3)如果要连接的两个模块使用的是一个不会被重用的专用协议,使用接口需要做比端口连线更多的工作。

(4)连接两个不同的接口很困难。一个新的接口(bus_if)可能包含了现有接口(arb.if)的所有信号并新增了信号(地址、数据等等)。你需要拆分出独立的信号并正确地驱动它们。

激励时序

使用时钟块控制同步信号的时序

接口块可以使用时钟块来指定同步信号相对于时钟的时序。时钟块中的任何信号都将同步地驱动或采样,这就保证了测试平台在正确的时间点与信号交互。

一个接口可以包含多个时钟块,因为每个块中都只有一个时钟表达式,所以每一个对应一个时钟域。典型的时钟表达式如@( posedge clk)定义了单时钟沿,而e (clk)定义了DDR时钟(双数据率)。

可以在时钟块中使用default语句指定一个时钟偏移,但是默认情况下输人信号仅在设计执行前被采样,并且设计的输出信号在当前时间片又被驱动回当前设计。

一旦定义了时钟块,测试平台就可以用@ arbif.cb表达式等待时钟,而不需要描述确切的时钟信号和边沿。这样即使改变了时钟块中的时钟或者边沿,也不需要修改测试平台的代码。

接口中的logic和wire对比

如果测试平台在接口中使用过程赋值语句驱动一个异步信号,那么该信号必须是logic类型的。wire类型变量只能被连续赋值语句驱动。logic信号可以直接驱动，只能用assign驱动wire信号，时钟块中的信号始终是同步的,可以定义为logic或者wire。

程序块(Program Block)和时序区域(Time Regin)

SystemVerilog 引入一种新的时间片的划分方式：

在Verilog中，大多数的事件在有效区域(active region)执行。

在一个时间片内首先执行的是 Active区域,在这个区域中运行设计事件。包括RTL、门级代码和时钟发生器(clock generator)。第二个区域是Observed区域,执行断言。接下来就是执行测试平台的 Reactive区域。注意到时间并不是单向地前向流动——-Observed和Reactive区域的事件可以触发本时钟周期内Active区域中进一步的设计事件。最后就是Postponed区域,它将在时间片的最后,所有设计活动都结束后的只读时间段采样信号。

仿真的结束

在Verilog 中,仿真在调度事件存在的时候会继续执行,直到遇到$finish。

SystemVerilog 增加了一种结束仿真的方法。SystemVerilog把任何一个程序块都被视为含有一个测试。如果仅有一个程序块,那么当完成所有initial块中的最后一个语句时,仿真就结束了,因为编译器认为这就是测试的结尾。即使还有模块或者程序块的线程在运行,仿真也会结束。所以,当测试结束时无需关闭所有的监视器(monitor)和驱动器(driver)。

如果存在多个程序块,仿真在最后一个程序块结束时结束。这样最后一个测试完成时仿真就会结束。可以执行$exit提前中断任何一个程序块。当然,仍然可以使用$finish来结束仿真。

指定设计和测试平台之间的延时

时钟块的默认时序是在# 1step 延时之后采样输人信号,在#0延时之后驱动输出信号。1step延时规定了信号在前一个时间片的Postponed区域,在设计有任何新的动作之前被采样。这样你就可以在时钟改变之前捕获输出值。因为时钟模块的原因,测试平台的输出信号是同步的,所以它们直接送人设计中。在Reactive区域运行的程序块在同一个时间片内再一次触发Active区域。