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原创 C++ 友元函数和友元类

在这个程序中，B类的所有成员函数都是A类的朋友函数，因此B类的任何成员函数都可以访问A类的私有和受保护的数据，但是A类的成员函数不能访问B类的数据。类A中使用到了类B的地方必须在类B的声明后定义，在类A中只能声明。例如左边类A中的show函数，不能在类A中直接定义，只能放在类B的声明之后定义。当一个类成为另一个类的friend类（友元类）时，这就意味着这个类的所有成员函数都是另一个类的友元函数。那时，友元函数会非常有帮助。如何实现classA与B互为友元，即A可以访问B的私有，B也可以访问A的私有呢？

2023-11-16 06:47:56 50

原创 C++ 结构体（struct）

一旦你像上面那样声明了一个结构体 Person。你可以定义一个结构变量如下:这里定义了一个结构变量bill，它的类型是结构体Person。定义了结构体变量后，编译器才分配所需的内存。考虑到您具有32位或64位系统，float的内存为4字节，int的内存为4字节，而char的内存为1字节。因此，为结构体变量bill分配了58个字节的内存。

2023-11-16 06:47:22 40

原创 C++ 数组和函数

可以作为参数传递给。也可以从函数返回数组。

2023-11-16 06:46:10 67

原创 C++ 指针和数组

是保存地址的变量。指针不仅可以存储单个变量的地址，还可以存储单元的地址。看以下示例：int* ptr;int a[5];// &a[2]是a[5]的第三个元素的地址。假设指针需要指向数组的第四个元素，即在上述情况下的第四个数组元素的保存地址。由于ptr指向上面示例中的第三个元素，ptr + 1将指向第四个元素。您可能会认为，ptr +1为您提供了ptr的下一个字节的地址。但这是不正确的。

2023-11-16 06:45:36 39

原创 C++ 标准库 数学函数大全

C++头文件声明了一组函数来执行数学运算，例如：sqrt()计算平方根，log()查找数字的自然对数，等等。

2023-11-16 06:44:25 84

原创 C++ for 循环

但是，如果测试表达式（testExpression）为true，则执行for 循环体内的代码，并更新update表达式（updateStatement）。再次评估测试表达式（testExpression），然后重复此过程，直到测试表达式（testExpression）为false。cout<< "计算 "<<n<<" 的阶乘 = "<<factorial;cout<< "计算 "<<n<<" 的阶乘 = "<<factorial;i 更新为2，测试表达式为true，阶乘变为2。

2023-11-16 06:43:02 56

原创 C++ if, if...else和嵌套if...else

如果测试表达式（test Expression）为true，则if...else在if语句的主体内执行代码，并跳过else主体内部的代码。如果测试表达式（test Expression）为false，则在else语句主体内执行代码，并跳过if主体内的代码。cout<<"您输入了一个负整数： " << number << endl;cout << "您输入了一个正整数：" << number << endl;cout << "您输入了一个正整数：" << number << endl;" << endl;

2023-11-16 06:42:09 885

原创 c++ 关键字和标识符

单词，对编译器具有特殊的含义。例如，示例int money;这里，int是一个关键字，表示money是整数类型的变量。这是所有C ++关键字的列表。（从C ++ 17开始）

2023-11-16 06:41:21 42

原创 C++ 类型转换

C ++允许我们将一种类型的数据转换为另一种类型的数据。这称为类型转换。C ++中有两种类型的类型转换。隐式转换显式转换（也称为强制类型转换）

2023-11-16 06:40:34 39

原创 C++ 运算符

C ++中的运算符可以分为六种类型：算术运算符赋值运算符关系运算符逻辑运算符按位运算符其他运算符。

2023-11-16 06:39:39 249

原创 C++ 输入输出

我们将cout对象与<<运算符一起使用以显示输出。如果我们想在单个语句中打印不同的变量，字符串等，则可以多次使用<<运算符。要打印数字和字符变量，我们使用相同的cout对象，但不使用引号。cout << "字符: " << a << endl;cout << "这个数字是: " << num;cout << "数字: " << num;

2023-11-16 06:38:17 47

原创 C++ 数据类型

在C ++中，数据类型是变量的声明。这确定了与变量关联的数据的类型和大小。例如，这里age是type的变量int。这意味着该变量只能存储2或4个字节的整数。

2023-11-16 06:37:42 80

原创 C++ 变量，字面量和常量

在C ++中，我们可以创建其值无法更改的变量。同样，如果必须存储小数和指数，则可以使用double数据类型。例如，换行符（回车），制表符，问号等。例如：'a'，'m'，'F'，'2'，'}'等。例如：1，2.5，'c' 等。变量名只能是字母（A-Z，a-z）和数字（0-9）或者下划线（_）组成。在这里，age是int数据类型的变量，我们为其分配了一个整数值14。这里，1、2.5和“c”是字面量。在C ++编程中，八进制以0开头，十六进制以0x开头。例如，int是用于表示整数的关键字。

2023-11-16 06:36:54 90

原创 C++ 开发环境配置

（2）同级目录下打开命令行，例如，a.cpp，输入g++ a.cpp,由于命令行中未指定可执行程序的文件名，编译器采用默认的 a.out。选择Visual C++ -->Windows控制台应用程序 -->名称（N）：项目名，位置（L）:项目存放位置，填好之后，点击确定，项目就建好了。在源文件右击添加-->添加新建项，点击C++文件（.cpp），名称、位置填好，就可以点击确定。1、在命令行（cmd）输入g++ --version查看g++版本，确认path是否生效。一、安装GNU的C++编译器。

2023-11-16 06:36:09 105

原创 C++ 简介

C ++是一种静态类型的，自由形式的（通常）编译的，多范例的，通用的基于C的中级编程语言。它是由Bjarne Stroustrup于1979年开发的。当今许多操作系统，系统驱动程序，浏览器和游戏都使用C ++作为其核心语言，从而使其成为最受欢迎的语言之一。这是一本全面的指南，探讨了您应该考虑学习C ++的原因以及您开始使用C ++的方式。如果您直接想开始学习C ++，请访问我们的页面。

2023-11-16 06:35:10 42

原创 Java 变量类型

在Java语言中，所有的变量在使用前必须声明。声明变量的基本格式如下：格式说明：type为Java数据类型。identifier是变量名。可以使用逗号隔开来声明多个同类型变量。以下列出了一些变量的声明示例。注意有些包含了初始化过程。// 声明三个int型整数：a、 b、c// 声明三个整数并赋予初值// 声明并初始化 z// 声明并初始化字符串 s// 声明了双精度浮点型变量 pi// 声明变量 x 的值是字符 'x'。

2023-11-15 07:04:18 42

原创 Java 基本数据类型

变量就是申请内存来存储值。也就是说，当创建变量的时候，需要在内存中申请空间。内存管理系统根据变量的类型为变量分配存储空间，分配的空间只能用来储存该类型数据。因此，通过定义不同类型的变量，可以在内存中储存整数、小数或者字符。Java 的两大数据类型:内置数据类型引用数据类型。

2023-11-15 07:03:35 41

转载 MySQL数据同步到ES的4种解决方案

例如商品库的商品品类、spu、sku表是分开的，但是查询是跨维度的，在ES里再聚合一次效率就低一些，最好就是把商品的数据给聚合起来，在ES里以类似大宽表的形式存储，这样一来查询效率就高一些。那么问题来了，商品上架，数据一般写入到MySQL的数据库中，那么用于检索的数据又是怎么同步到Elasticsearch的呢？我们以应用最广泛的canal为例，canal通过canal-adapter，支持多种适配器，其中就有ES适配器，通过一些配置，启动之后，就可以直接把MySQL数据同步到ES，这个过程是零代码的。

2023-11-15 06:57:16 270

转载 4种方法教你如何查看java对象所占内存大小

如果需要查看某个对象的详细内存分布，可以借助jol工具类，不过这种当对象中内嵌其他对象时，只能计算ClassLayout方法中这个object对象所占内存的大小。当一个对象有多个属性，需要计算整个对象的大小时，可以借助org.apache.lucene工具类。使用这种jdk8方式时，Open JDK 不是天然支持的，需要set一下环境变量。先引入maven坐标。先导入maven坐标。

2023-11-15 06:55:58 2841

转载 JavaGuide知识点整理——spring&springboot常用注解总结

DeleteMapping("/xxx/{userId}")等价于@RequestMapping(value="/xxx/{userId}",method=RequestMethod.DELETE)单独使用@Controller不加@ResponseBody的话，一般是用在要返回一个视图的情况。@SpringBootConfiguration:它的底层其实是@Configuration.允许在Spring上下文中注册额外的bean或者导入其它配置类。反正jpa是支持的，感兴趣的自己去看官网。

2023-11-15 06:54:37 285

转载 Spring Security + JWT

先赘述一下用户认证和用户授权：用户认证（Authentication）：系统通过校验用户提供的用户名和密码来验证该用户是否为系统中的合法主体，即是否可以访问该系统。用户授权（Authorization）：系统为用户分配不同的角色，以获取对应的权限，即验证该用户是否有权限执行该操作。Web应用的安全性包括用户认证和用户授权两个部分，而Spring Security（以下简称Security）基于Spring框架，正好可以完整解决该问题。它的真正强大之处在于它可以轻松扩展以满足自定义要求。/**

2023-11-15 06:53:20 55

转载 JavaGuide知识点整理——JDK监控和故障处理工具总结

而且VisualVM还有一个很大的优点：不需要被监视的程序特殊 运行，因此他对于应用程序的实际性能的影响很小。生成线程快照的目的主要是定位线程长时间出现停顿的原因，如线程间死锁，死循环，请求外部资源导致的长时间等待等。jmap的作用不仅仅是为了获取dump文件，他还可以查询finalizer执行队列，java堆和永久代的详细信息，如空间使用率，当前使用的是哪种收集器等。在VisualVM的图形用户界面中，可以方便，快捷的查看多个java应用程序的相关信息。因为这个结果比较长，所以截图截了最关键的部分。

2023-11-15 06:52:07 159

原创 JAVA学习入门经验总结

JDK(Java Development Kit Java开发工具包)：JDK是提供给 Java 开发人员使用的，其中包含了 java 的开发工具，也包括了JRE。所以安装了JDK，就不用在单独安装JRE了JRE(Java Runtime Environment Java运行环境) ：包括Java虚拟机(JVM：Java Virtual Machine)和 Java 程序所需的核心类库等，如果想要运行一个开发好的Java程序，计算机中只需要安装JRE即可。作者：冬雪凉。

2023-11-15 06:48:52 34

原创 JAVA中几个易混淆的基础知识点的比较

链接：https://www.jianshu.com/p/47857090694d。&&：短路与，如果左边为真，右边参与运算，如果左边为假，那么右边不参与运算。商业转载请联系作者获得授权，非商业转载请注明出处。&：与，左边无论真假，右边都进行运算；1.如果是单独使用的话，没有区别。（1）如果后++，先赋值，后自增。（2）如果前++，先自增，后复制。这里通过一个实例解释。

2023-11-15 06:47:48 29

原创 几个简单的入门JAVA代码

首先在配置好java环境的前提下，安装好eclipse，以下示例均在eclipse下运行,代码详解看注释。

2023-11-15 06:47:03 132

原创 Android开发中常见的一些问题面试

比如ListView滑动到第2行会异步加载某个图片，但是加载很慢，加载过程中listView已经滑动到了第14行，且滑动过程中该图片加载结束，第2行已不在屏幕内，根据上面介绍的缓存原理，第2行的view可能被第14行复用，这样我们看到的就是第14行显示了本该属于第2行的图片，造成显示重复。通过上面的分析我们知道了出现错乱的原因是异步加载及对象被复用造成的，如果每次getView能给对象一个标识，在异步加载完成时比较标识与当前行item的标识是否一致，一致则显示，否则不做处理即可。

2023-11-14 07:24:08 39

原创 view面试专题经验总结

f.scroller:scroller需要配置computeScroll方法实现view的滑动，scroller本身并不会滑动view，它的作用可以看作一个插值器，它会计算当前时间点view应该滑动到的距离，然后view不断的重绘，不断的调用computeScroll方法，这个方法是个空方法，所以我们重写这个方法，在这个方法中不断的从scroller中获取当前view的位置，调用scrollTo方法实现滑动的效果。2.子view 要有具体的大小，一定要比父view 大 才能超出。

2023-11-14 07:23:14 35

原创 JVM面试专题及答案

这是垃圾收集算法中最基础的，根据名字就可以知道，它的思想就是标记哪些要被 回收的对象，然后统一回收。在 JVM 中，有一个垃圾回收线程，它是低优先级的，在正常情况下是不会执行的，只有在虚 拟机空闲或者当前堆内存不足时，才会触发执行，扫面那些没有被任何引用的对象，并将 它们添加到要回收的集合中，进行回收。为了解决效率问题，复制算法将可用内存按容量划分为相等的两部分，然后每次只 使用其中的一块，当一块内存用完时，就将还存活的对象复制到第二块内存上，然 后一次性清楚完第一块内存，再将第二块上的对象复制到第一块。

2023-11-14 07:21:31 32

原创 红外图像的地面自主车导航的道路边界检测

一般来说，道路图像的特点是有两条近乎平行的左右边界，或者至少有一个边界，左右边界近乎直线，或者分段近乎直线，在某个合理的阈值下，能够得到道路左边界或者左边界的一部分，在另一个合理的阈值下能够得到道路右边界或者右边界的一部分，如图5(b)和图5(c)所示，图5(b)是图5(a)在阈值等于115时的二值化结果，从中可以得到大部分的左边界，图5(c)是图5(a)在阈值等于101时的二值化结果，从中可以得到部分的右边界。基本可以认为，在不同的阈值下的边界信息的并集，肯定包含了道路的左右边界信息。

2023-11-14 07:17:43 126

原创 java深入源码级的面试题

擦除是指在一定程度无视类型参数T，直接从T所在的类开始向上T的父类去擦除，如调用泛型方法，传入类型参数T进入方法内部，若没在声明时做类似public T methodName(T extends Father t){}，Java就进行了向上类型的擦除，直接把参数t当做Object类来处理，而不是传进去的T。即在有泛型的任何类和方法内部，它都无法知道自己的泛型参数，擦除和转型都是在边界上发生，即传进去的参在进入类或方法时被擦除掉，但传出来的时候又被转成了我们设置的T。不同类型的字符可以由1~6个字节组成。

2023-11-13 06:37:23 47

原创 Java基础知识点面试专题

是int的包装类，int则是java的一种基本数据类型，Integer变量必须实例化才能使用，当new一个Integer时，实际是生成一个指向此对象的引用，而int是直接存储数据的值，Integer默认值是null，而int默认值是0。）成员内部类，作为外部类的一个成员存在，与外部类的属性、方法并列，成员内部类持有外部类的引用，成员内部类不能定义static变量和方法。对象是存放在堆中，栈中存放的对象的引用，所以==是对栈中的值进行比较，若返回true代表变量的内存地址相等；

2023-11-13 06:36:50 30

原创 国民技术MCU芯片选型-election Table

3. N32G430F6S7和N32G430F8S7的Pin2/Pin3为OSC_IN/OSC_OUT；N32G430F6S7-1和N32G430F8S7-1的Pin2/Pin3为OSC32_IN/OSC32_OUT。2. “*”表示非所有功能管脚都引出，具体参见数据手册的引脚复用定义。注：“-”表示不支持；Tray:490/盘。Tray:624/盘。

2023-11-09 07:03:56 323

原创 国民技术MCU芯片选型-election Table

3. N32G430F6S7和N32G430F8S7的Pin2/Pin3为OSC_IN/OSC_OUT；N32G430F6S7-1和N32G430F8S7-1的Pin2/Pin3为OSC32_IN/OSC32_OUT。2. “*”表示非所有功能管脚都引出，具体参见数据手册的引脚复用定义。注：“-”表示不支持；Tray:490/盘。Tray:624/盘。

2023-11-09 07:03:23 249

转载 linux下sed命令详解

能同时处理多个文件多行的内容，可以不对原文件改动，把整个文件输入到屏幕,可以把只匹配到模式的内容输入到屏幕上。sed的删除操作是针对文件的行，如果想删除行中的某个字符，那就用替换(别急，替换稍后就讲，而且替换是sed最常用的)-f ：将sed的动作写在一个文件内，用–f filename 执行filename内的sed动作。所有数字, 相当于0-9， [0-9]---> [[:digit:]]锚点词首----相当于 \b，用法格式：\<pattern。锚点行首的符合条件的内容，用法格式"^pattern"

2023-11-08 22:30:26 276

转载 Linux命令大总结，一篇就够了(建议新手收藏)

一旦文件1和文件2之间有了硬链接，那么修改任何一个文件，修改的都是同一块内容，它的缺点是，只能创建指向文件的硬链接，不能创建指向目录的（其实也可以，但比较复杂）而软链接都可以，因此软链接使用更加广泛。要注意，如果输出的文件不存在它会新建一个，如果输出的文件已经存在，则会覆盖。中每个用户都属于一个特定的群组，如果你不设置用户的群组，默认会创建一个和它的用户名一样的群组，并且把用户划归到这个群组。下软件是以包的形式存在，一个软件包其实就是软件的所有文件的压缩包，是二进制的形式，包含了安装软件的所有指令。

2023-11-08 22:28:22 243

原创 Linux常用命令集锦

Linux常用命令集锦

2023-11-08 22:25:12 41

原创 基于jsp的水产品销售网源码数据库论文

本文讲述了基于B/S模式的水产品销售管理系统的设计与实现。所谓的水产品销售管理系统系统是通过网站推广互联企业的水产品和技术服务，并使客户随时可以了解企业和企业的产品，为客户提供在线服务和订单处理功能。从长期的战略目标来说，水产品销售管理系统不仅是水产品和服务的推广，而是通过Internet、企业内部网和企业外部网，将买家与卖家、厂商和合作伙伴紧密结合在了一起，因而消除了时间与空间带来的障碍。水产品销售管理系统提供了多种检索途径，可以从分类、新品、特价等途径进行检索，快捷准确。

2023-11-08 22:20:56 79

原创 微信小程序学生信息管理平台-参考设计论文

随着信息技术以及微信小程序的不断普及，借助微信小程序实现沟通管理的方式已经被广泛应用于人们的日常生活中，结合微信平台以及JAVA语言等编程技术，将重复且批量性的工作化繁为简，不断优化和提高工作和生活的便捷程度。同时因为微信小程序占用的内存较少且普及性广，借助微信小程序实现线上的管理和统计已经成为当前的趋势。对于教务信息的处理与反馈也可以通过微信小程序平台实现，可以大大减少沟通成本提高信息信息的流通性。

2023-11-08 22:19:35 175 1

原创 微信小程序的图书馆预约系统-参考设计论文

近年来随着社会竞争压力的不断加剧，人们需要不断充实自己的学识来提升自己的竞争力，对于在校的大学生而言需要利用在校期间实现考研考编的内容，职场的上班族需要通过考取职业技能资格证书来实现升职加薪，各行各业的人们都在利用有限的时间去提升和充实自己，因此图书馆成为了人们学习的提升的最佳场所。随着图书馆逐渐对外开放，图书馆安境的环境和浓厚的学习氛围吸引了大量的人，但是图书馆的座位资源是有限的，在考试旺季往往会出现一座难求的情况，图书馆排队和图书馆占座的情况时常发生，这样既耽误了学习的时间也影响了学习的状态。

2023-11-08 22:18:08 225 1

原创 微信小程序食疗微信小程序的设计与实现-参考设计论文

摘要现在人们的生活水平高了，大家都想在多活个几十年，要想实现这个想法，有很多事情都必须考虑到，第一个就是适当运动，第二个就是心情好，第三个就是要注意饮食。民以食为天，科学合理的饮食结构是人们达到健康长寿目标的必要条件。现在很多人还不知道什么样的饮食是健康的，我国地大物博，各种食物数不胜数，如果可以合理的搭配饮食，那对于防治和治疗疾病都是有非常大的好处的。为了使健康饮食结构得到推广以及帮助人们使身体更加的健康。本文基于微信小程序、java技术了一个食疗小程序，在小程序上推出了很多的食疗知识和搭配，人们可以在线

2023-11-08 22:16:39 280 1

8051双机通信简例proteus仿真实例源码.zip
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2023-11-20

RS485全双工通信proteus仿真实例源码.zip
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2023-11-20

基于51单片机的LCD128X64液晶显示proteus仿真实例源码.zip
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2023-11-16

基于STC89C52 单片机的LCD1602液晶显示程序源码
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2023-11-14

发射推拉盖桃木遥控器发射推拉盖桃木遥控器
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2023-11-13

STC11-RC522-只显示卡号-软件应用DEMO例程源码.zip
STC11_RC522_只显示卡号_软件应用DEMO例程源代码

2023-11-07

STC11-RC522-完整液晶串口软件应用DEMO例程源码.zip
STC11_RC522_完整液晶串口软件应用DEMO例程源码

2023-11-07

DA-TLC5615s数码管显示电压FPGA 设计 VERILOG例程源码quartus工程文件.zip
DA_TLC5615s数码管显示电压FPGA 设计 VERILOG例程源码quartus工程文件

2023-11-07

DA-TLC5615-呼吸灯 FPGA 设计VERILOG例程源码quartus工程文件.zip
DA_TLC5615_呼吸灯 FPGA 设计VERILOG例程源码quartus工程，可供学习设计参考。

2023-11-07

Altium Designer集成库-自己多年总结精品库.zip
Altium Designer集成库--自己多年总结【精品】库

2023-11-07

RTD2556 VGA+HDMI+DP转EDP 硬件设计PDF原理图+PADS PCB文件+手册文档及驱动源码.zip
RTD2556 VGA+HDMI+DP转EDP 硬件设计PDF原理图+PADS PCB文件+手册文档及驱动源码,板子大小为140*75mm, PADS9,5设计，可以做为你的学习设计参考，详细资料如下： edp_hdmi_to_edp_1080p60 RTD2537_RTD2776B-RTD2785T驱动下载 RTD2556 datasheet.pdf RTD2556T_1A1H1DP_EDP.pdf RTD2556_EDP_30_1080P60_HDMI_VGA完整原理图.pdf RTD2556_VGA+HDMI+DP_V2.8_2018.pcb RTD2556_VGA+HDMI+DP_V2.8_2018.pcbPreview

2021-10-26

NXP i.MX8M Plus核心板(6层)+开发底板(8层) Cadence设计硬件原理图+PCB文件.zip
NXP i.MX8M Plus核心板(6层)+开发底板(8层) Cadence设计硬件原理图+PCB文件，i.MX8M Plus+DDR4+eMMC5.1核心板6层板设计，配套开发板底板8层板设计，包括完整的原理图PCB及BOM文件，可以做为你的学习设计参考。

2021-10-26

串行加法器4位全加器 FPGA设计Verilog逻辑源码Quartus工程文件.zip
串行加法器4位全加器 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module add4(a,b,ci,s,co); input [3:0] a,b; //输入四位数据a，b input ci; //输入进位ci output [3:0] s; //输出四位数据 s output co; //输出进位co assign {co,s}=a+b+ci; //把a、b、ci相加后的结果赋予co、s，其中co放最高位，s放低三位

2021-08-23

半整数分频1.5小数分频的功能 FPGA设计Verilog逻辑源码Quartus工程文件.zip
半整数分频1.5小数分频的功能 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module div_1_5(clk,div); input clk; //输入时钟信号 output div; //输出分频信号 reg count; //计数寄存器 reg div; //输出分频寄存器 reg clk_temp2,clk_temp3; //脉冲控制端2寄存器，脉冲控制端3寄存器 assign clk_temp1=clk^clk_temp2; //脉冲控制端1寄存器，等于clk与clk_temp2取异或运算 always@(posedge clk_temp1) //脉冲控制端的上升沿触发 begin if(count==1'b0) //判断count是否为0，是的话执行以下操作 begin count<=1'b1; //count置1 clk_temp3<=1'b1; //clk_temp3置1 div<=1'b1; //div置1 end else //否的话执行以下操作 begin count<=count-1'b1; //count自减1 clk_temp3<=1'b0; //clk_temp3置0 div<=1'b0; //div置0 end end

2021-08-23

8线-3线编码器 优先编码器+八选一数据选择器 FPGA设计Verilog逻辑源码Quartus工程文件.zip
8线-3线编码器 优先编码器+八选一数据选择器 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module yxbm_83(y,eo,gs,i,ei); input [7:0] i; //8位输入i input ei; //使能输入端ei output eo,gs; //使能输出端eo，优先标志端gs output[2:0] y; //3位输出y reg[2:0] y; //3位输出寄存器y reg eo,gs; //使能输出寄存器， always@(i,ei) //电平触发方式，当i跟ei有改变的时候，执行以下操作 begin if(ei==1'b1) //当ei为1的时候 begin y<=3'b111; gs<=1'b1; eo<=1'b1; end else begin if(i[7]==1'b0) //当i的第8为0时候 begin y<=3'b000; gs<=1'b0; eo<=1'b1; end else if(i[6]==1'b0) //当i的第七位为0时候 begin y<=3'b001; gs<=1'b0; eo<=1'b1; end else if(i[5]==1'b0) //当i的第6位为0时候 begin y<=3'b010; gs<=1'b0; eo<=1'b1; end else if(i[4]==1'b0) //当i的第5位为0时候 begin y<=3'b011; gs<=1'b0; eo<=1'b1; end else if(i[3]==1'b0) //当i的第4位为0时候 begin y<=3'b100; gs<=1'b0; eo<=1'b1; end else if(i[2]==1'b0) //当i的第3位为0时候 begin y<=3'b101; gs<=1'b0; eo<=1'b1; end else if(i[1]==1'b0) //当i的第2位为0时候 begin y<=3'b110; gs<=1'b0; eo<=1'b1; end

2021-08-23

同步24进制计数器FPGA设计Verilog逻辑源码Quartus工程文件.zip
同步24进制计数器FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_24(ten,one,co,clk,clr); input clk; //输入时钟 input clr; //清零输入端 output co; //进位输出端 output[3:0] ten,one; //十位输出，个位输出 reg co; //进位输出端寄存器 reg[3:0] ten,one; //十位输出寄存器，个位输出寄存器 always@(posedge clk) //时钟上升沿触发 begin if(clr) //判断清零信号是否有效，即为1 begin ten<=0; //十位清零 one<=0; //个位清零 end else begin if({ten,one}==8'b00100011) //判断是否计数到23 begin ten<=0; //十位清零 one<=0; //个位清零 co<=1; //进位置1 end else if(one==4'b1001) //判断各位是否为9 begin one<=0; //是的话个位置0 ten<=ten+4'b1; //十位自加1 co<=0; //进位置0 end else

2021-08-23

模为60的BCD码加法计数器FPGA设计Verilog逻辑源码Quartus工程文件.zip
模为60的BCD码加法计数器FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_60(clk,reset,cin,load,data,cout,qout); input clk,reset,cin,load; //输入时钟，复位，计数端，置数端 input[7:0] data; //预置数输入端 output cout; //输出进位信号端 output[7:0] qout; //计数输出端 reg[7:0] qout; //计数输出端寄存器 always@(posedge clk) //时钟上升沿触发 begin if(reset) //判断是否复位信号端为1 qout<=0; //计数输出端置0 else if(load) //判断置数端是否有效 qout<=data; //将预置数输入端数据赋予计数输出寄存器 else if(cin) //判断计数端是否有效 begin if(qout[3:0]==9) //判断qout的低位是否为9 begin qout[3:0]<=0; //qout低位清0 if(qout[7:4]==5) //判断qout高位是否为5 qout[7:4]<=0; //qout高位清0 else qout[7:4]<=qout[7:4]+4'b1; //高位自加1 end

2021-08-23

同步4位可逆计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件.zip
同步4位可逆计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_kn(clk,clr,s,en,updn,d,co,q); input clk,clr,s,en,updn; //输入时钟、清零端(高电平有效)、置数端（高电平有效）、使能端、计数器方向控制端 input[3:0] d; //预置数据端 output[3:0] q; //计数输出端 output co; //进位端 reg[3:0] q; //计数输出寄存器 reg co; //进位输出寄存器 always@(posedge clk) //时钟上升沿触发 begin if(clr) //判断清零端是否有效 begin q<=0; //q置0 end else begin if(s) //判断置数端是否有效 begin q<=d; //q置d中的数据 end else if(en) //判断使能端是否有效 begin if(updn) //判断方向寄存器是否为1 begin if(q==4'b1111) //判断q是否为15 begin q<=4'b0000; //q清0 co<=1; //co置1 end else //q还没到15 begin q<=q+1; //q自加1 co<=0; //co置0

2021-08-23

占空比1：4的5分频奇数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件.zip
占空比1：4的5分频奇数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module f_14(clk_50M,f_14); input clk_50M; //输入时钟,50M,20ns output f_14; //输出5分频，占空比为1:4 reg f_14; //分频寄存器 reg[2:0] cnt; //计数寄存器 always@(posedge clk_50M) //在每个时钟的上升沿触发 begin if(cnt==3'b100) //当cnt为4的时候，执行以下程序 begin f_14<=1'b1; //f_14置1 cnt<=3'b0; //cnt清0 end else begin cnt<=cnt+3'b1; //cnt自加1 f_14<=1'b0; //f_14置0

2021-08-23

占空比1：1的2、4、8分频 偶数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件.zip
占空比1：1的2、4、8分频 偶数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module fengping_1(clk_50M,f_2,f_4,f_8); input clk_50M; //输入时钟，50M,周期为20ns output f_2,f_4,f_8; //输出分频时钟，分别为2分频，4分频，8分频 reg f_2,f_4,f_8; //输出分频寄存器 reg[2:0] cnt; //计数寄存器 always@(posedge clk_50M) //在每个时钟的上升沿触发，执行begin_end里面的语句 begin cnt<=cnt+3'b1; //每个时钟周期计数寄存器自加一 f_2<=cnt[0]; //把计数寄存器的最低位赋予f_2，输出即使2分频 f_4<=cnt[1]; //把计数寄存器的第2位赋予f_4，输出即使4分频

2021-08-23

无置数端+有置数端可变模计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件.zip
无置数端+有置数端可变模计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_kb_1(clk,clr,m,q); input clk,clr; //输入时钟，清零端（1有效） input[6:0] m; //模值输入端，m只能由小到大变化，否则出错 output[6:0] q; //计数输出端 reg[6:0] q; //计数输出端寄存器 reg[6:0] md; //7位md寄存器 always@(posedge clk) //时钟上升沿触发 begin md<=m-7'b1; //将m减1赋予md if(clr) //判断clr是否有效 begin q<=0; //q清零 end else //当清零端无效时候 if(q==md) //判断q是否等于

2021-08-23

同步十位减法计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件.zip
同步十位减法计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_jf(clk,rst,q); input clk; //输入时钟 input rst; //输入复位信号，高电平有效 output[3:0] q; //输出计数端 reg[3:0] q; //输出计数端寄存器 always@(posedge clk) //时钟上升沿触发 begin if(rst) //判断rst是否有效 begin q<=0; //q清零 end else if(q==4'b0000) //q是否等于0 begin q<=4'b1001; //q置9 end else begin q<=q-4'b1; //q自减1

2021-08-23

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2024-01-29

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