DPDK学习——cache相关知识①

1. cache系统

1.1 出现原因：内存性能对于CPU来说仍然很慢，处理器从内存中读数据多达上百个时钟周期，这几个周期里，处理器只能等待。所以提出了Cache以匹配处理器与内存之间的巨大速度鸿沟。

1.2 三级cache：

一级cache一般分为数据cache和指令cache，3~5个指令周期就能访问到数据，一般只有几十K；

二级cache中数据和指令无差别的放在一起，需要十几个处理器周期访问到数据，一百几百k到几M不等。多核处理器中，每个核都有自己专属的二级cache；

三级cache需要几十个处理器周期访问到数据，容量可达几M到几十M，多核处理器内部，三级cache为所有核心共享（因此一个核占用大量三级cache时，其他核的miss率会增高）。

实例：英特尔处理器上访问各级cache的时间很稳定，一级4个指令周期，二级12个指令周期，3级26-31个指令周期。在英特尔的Haswell i7-5960X上，一级cache32k，二级512k，三级20M。

1.3 TLB cache

早期计算机系统遇到的问题：①程序直接访问物理地址的时代，进程出错整个系统都会瘫痪，多进程系统中，一个进程出错可能会写入另一个进程的内存导致另一个进程出错。因此出现了虚拟内存和分段分页技术，软件使用虚拟地址访问内存，处理器负责虚拟地址到物理地址的映射。②为了完成映射，处理器采用了多级页表来查找真正的物理地址。③页表存储在内存中，而不能放到cache中，一方面是因为处理器访问页表频率很高，即使命中率有99%，每秒也会miss几百次，导致访问内存次数增多，降低性能；另一方面是虚拟地址要经过多级页表访问才能得到最终的物理地址，处理器开销很高。

解决方案：使用TLB（Translation Look-aside Buffer）Cache专门缓存内存中的页表项，使用虚拟地址进行搜索，直接返回物理地址，减少了多次访问多级页表带来的处理器开销。

当所访问的地址不在TLB中时，处理器就需要到内存中访问多级页表。

小结

到这里先简单介绍了cache和TLB是什么。在这里可以了解到cache很快，但是容量很小，远小于内存。所以需要一种映射机制，以允许cache里可以放得下所有内存地址。