IC基础——异步FIFO

已于 2023-05-17 21:58:03 修改
阅读量1k 收藏 7
点赞数 1
分类专栏： 微电子 数字设计 文章标签： 硬件工程 fpga开发
于 2023-02-19 10:16:41 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/ICVSu/article/details/129100263
版权

IC基础——异步FIFO

异步FIFO设计

0、异步fifo基本概念

异步fifo简单来说就是实现多bit数据在两个时钟域之间进行传输的方式；
是跨时钟域的方法之一。

1、异步fifo设计的主要两个问题

  • 空满的判断
  • 读写指针的表示

先说明下空满的判断：
指针总是指向要写或者要读的数据，如果两个指针相等，则读空或者写满，那怎么去判断空满呢？
答：这里就需要添加MSB bit位，来指示说明空满的情况，此时指针位数要比地址的位数多1位。读写指针的地址位都相等时，就看MSB位；如果读写指针的MSB bit不相同，说明写指针已经追上读指针，表示写满；如果MSB位相同，说明读指针追上写指针，表示读空。
补充虚空和虚满概念：
虚空就是写指针同步到读时钟域时需要几个时钟周期，在这期间写时钟域继续写，此时恰好在读时钟域判断为空，那就是虚空；
同理，虚满就是读指针同步到写时钟需要几T时钟，在这期间读继续读，此时恰好在写时钟域判断满，那就是虚满。

Figure 1 FIFO 空满条件判断

2、二进制计数器编码的问题

其实已经有很多资料已经说明了为何选择格雷码计数器而不是二进制计数器：
二进制编码的主要问题是计数器值变化是多bit的，这会采到计数值中间变化值的可能，导致计数错误；所以推荐使用格雷码计数器的方式，因为格雷码每次变化只有1bit。

3、 格雷码计数器

格雷码计数器有两个设计思路
方法一：双n-bit格雷码计数器
Figure 2 格雷码的转换示意图

十进制数二进制格雷码
000000000
100010001
200100011
300110010
401000110
501010111
601100101
701110100
810001100
910011101
1010101111
1110111110
1211001010
1311011011
1411101011
1511111000

上图分析：4bit格雷码计数器，总共16个值（注意fifo深度是8），可以理解为计数到7时，最高位翻转为1，然而低三位是镜像0-7的低三位；如果想要MSB翻转后低三位重复0-7的顺序，可以通过实现3bit格雷码计数器来实现；这里就存在1个问题，从7-8和15-0，是两bit翻转。这里就可以理解3bit的格雷码计数器，当计数到8时，就翻转最高位，然后从头开始计数。（思考：这都是2^n个值，如果是奇数个值，怎么转变呢？）
Figure 3 双n-bit格雷码计数器设计图

tip：上图格雷码计数器使用了n+1个寄存器
方法二：常用的格雷码计数器方法
适合高速设计模块
Figure 4 第二种格雷码计数器设计方法框架图
tip：上述使用了2n-1个寄存器
上图的分析：

  • mem的深度为8，所以地址为3，扩展1bit来指示空满；
  • 将这4bit的二进制转换成格雷码，作为判断空满的指针；
  • 4bit的二进制的低三位作为索引memory的地址；

注意不同于第一种格雷码计数方式，这里不需要将8-15的格雷码转成n-1bit的格雷码，而是直接使用这n-bit格雷码判断空满。这种直接使用也存在一个问题，如格雷码8，低三位表示的是7，与格雷码7正好是相反的，按照空满判断条件是满的，但实际上是写1个，这样就会出现空满判断错误。如何解决呢？
这就引入了空满判断条件：
1、写指针和同步到写时钟域的读指针的MSB不相等；
2、它们的次高位也不相等；
3、剩余位必须相等。
Figure 5 第二种格雷码奇数存在计数判断空满的问题
有个问题：如果地址累加的时候，或者说bin 累加的时候，格雷码计数器出现问题，会影响判空判满吗？
答：不会。这个格雷码翻转只有一位变化，意味着只有两种可能的结果，即要么正常翻转，要么不变，（因为可以理解的，格雷码只有1位翻转，二进制是正常翻转的情况下，通过异或，如果因为组合逻辑的延迟，导致某些bit位没变，结果就是没变的bit位还是前一个格雷码bit位，变的话，那就是需要变的bit位，所以从结果来看，要么格雷码没翻转，要么就正常翻转）但不影响判空判满的条件，因为如不变，但确实写进数据，在同步到读时钟域的时候，就会出现，如果判空，但实际上不空；同理，指针不变，意味可能判满，但实际上没有满，这都不影响FIFO的功能。

通过上面的分析，剩下的模块就是同步模块的设计和RAM的设计，从而整个异步FIFO的模块的设计图如下：
Figure 6 异步FIFO 设计框架图

4、设计代码

代码是描述电路的，所以一定要有电路设计图，弄清楚输入输出有哪些，然后就是用语言去描述这个电路的过程。

module async_fifo
	#(parameter DATA_WIDTH = 8,
	  parameter PTR_WIDTH = 4,
	  parameter ADDR_WIDTH = PTR_WIDTH-1,
	  parameter DEPTH = 2 ** ADDR_WIDTH)
	(
	input wclk,
	input rclk,
	input wrst_n,
	input rrst_n,
	input winc,
	input rinc,
	input [DATA_WIDTH-1:0] wdata,
	output [DATA_WIDTH-1:0] rdata,
	output wfull,
	output rempty);

logic [PTR_WIDTH-1:0] wptr;
logic [PTR_WIDTH-1:0] rptr;
logic [ADDR_WIDTH-1:0] waddr;
logic [ADDR_WIDTH-1:0] raddr;

logic [DATA_WIDTH-1:0] mem [DEPTH-1:0];

//sync wptr
logic [PTR_WIDTH-1:0] wptr_sync_s0,wptr_sync_s1;
always_ff @(posedge rclk or negedge rrst_n)begin
	if(!rrst_n)begin
		{wptr_sync_s1,wptr_sync_s0} <= 'h0;
	end else begin
		{wptr_sync_s1,wptr_sync_s0} <= {wptr_sync_s0,wptr};
	end
end

//sync_rptr
logic [PTR_WIDTH-1:0] rptr_sync_s0,rptr_sync_s1;
always_ff @(posedge wclk or negedge wrst_n)begin
	if(!wrst_n)begin
		{rptr_sync_s1,rptr_sync_s0} <= 'h0;
	end else begin
		{rptr_sync_s1,rptr_sync_s0} <= {rptr_sync_s0,rptr};
	end
end

//wfull
logic [PTR_WIDTH-1:0] wbin,wbnext;
logic [PTR_WIDTH-1:0] wgnext;
logic wfull_tmp;

always_ff @(posedge wclk or negedge wrst_n)begin
	if(!wrst_n)begin
		{wbin,wptr} <= 'h0;
	end else begin
		{wbin,wptr} <= {wbnext,wgnext};
	end
end

assign wbnext = wbin + (winc && !wfull);
assign wgnext = (wbnext >> 1) ^ wbnext;
assign wfull_tmp = (wgnext == ({~rptr_sync_s1[PTR_WIDTH-1:PTR_WIDTH-2],rptr_sync_s1[PTR_WIDTH-3:0]}));

always_ff @(posedge wclk or negedge wrst_n)begin
	if(!wrst_n)begin
		wfull <= 'h0;
	end else
		wfull <= wfull_tmp;
end

//rempty
logic [PTR_WIDTH-1:0] rbin,rbnext;
logic [PTR_WIDTH-1:0] rgnext;
logic rempty_tmp;

always_ff @(posedge rclk or negedge rrst_n)begin
	if(!rrst_n)begin
		{rbin,rptr} <= 'h0;
	end else begin
		{rbin,rptr} <= {rbnext,rgnext};
	end
end

assign rbnext = rbin + (rinc && !rempty);
assign rgnext = (rbnext >> 1) ^ rbnext;
assign rempty_tmp = (rgnext == wptr_sync_s1);

always_ff @(posedge rclk or negedge rrst_n)begin
	if(!rst_n)begin
		rempty <= 'h1;
	end else
		rempty <= rempty_tmp;
end

//RAM
assign waddr = wbin[PTR_WIDTH-2:0];
assign raddr = wbin[PTR_WIDTH-2:0];

always_ff @(posedge wclk)begin
	if(winc && !wfull)
		mem[waddr] <= wdata;
end

assign rdata = mem[raddr];

endmoduel // async_fifo

5、波形图分析

Figure 7 写慢读快
上述波形是写慢读快的情形。
Figure 8 写快读慢
上图是写快读慢的波形图分析。

其实可以发现，整个FIFO设计中，读数据是立即读出先写进去的数据的，这样的设计称为露头fifo，这在一些需要仲裁逻辑电路中是很有帮助的。

参考资料

[1] Simulation and Synthesis Techniques for Asynchronous FIFO Design.SNUG 2002 (San Jose)

IC.DDSu
关注
  • 1
    点赞
  • 踩
  • 7
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
异步FIFO的VHDL设计
01-19
FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（full）以禁止读写操作。 1 异步FIFO功能描述 　　图1给出了FIFO的接口信号和内部模块图
数字IC验证+UVM验证+异步FIFO验证+笔试分享
06-12
思朗科技，2022提前批，数字IC验证，笔试题：异步FIFO的UVM环境搭建及验证。 给了一个异步FIFO的代码工程，要求自己搭建UVM验证环境去验证这个设计，结果包括覆盖率收集以及错误点等等。 适合2023届目标IC验证领域的...
异步fifo_异步FIFO
weixin_39657444的博客
11-21 320
本文使用 Zhihu On VSCode 创作并发布概述异步FIFO用来在两个异步时钟域间传输数据。如上图所示，两个系统“System X” 和 “System Y” 分别工作在两个不同的时钟域，“System X”将数据写入 FIFO，“System Y” 将数据从FIFO中读出。“fifo_full” 和 “fifo_empty” 信号负责对上溢(overflow)和下溢(underflow)...
异步fifo读空、写满分析（附完整异步fifo代码）
最新发布
争取早日成为硅农
03-02 7098
FIFO 是 First-In, First-Out 的缩写，即“先进先出”，是一种常见的数据结构，类似于排队服务。在 FIFO 结构中，最先进入的数据项首先被取出，后进入的数据项则会在队列中等待。FIFO 在计算机科学和电子工程中被广泛使用，用于数据存储和传输。特点数据按照先进先出的顺序进行存储和检索。支持两个基本操作：入队（enqueue）将数据放入队列尾部，出队（dequeue）从队列头部取出数据。FIFO 可以用数组或链表等数据结构来实现。应用领域数据缓冲。
【FPGA——基础篇】同步FIFO与异步FIFO——Verilog实现
热门推荐
Lily_9的博客
04-16 2万+
FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 作用： FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集， 另一端是计算...
对异步FIFO的全面理解
sinat_34245317的博客
05-26 2704
什么是异步FIFO？ FIFO是一种先进先出的数据缓冲器，与普通的存储器相比，没有外部地址线，其内部地址线自加1，因此FIFO只能顺序写入顺序读出。 异步FIFO的意思就是FIFO的读写时钟是异步的，因此可用于两个不同时钟系统之间的数据传输。 异步FIFO的组成及原理 异步FIFO主要有四个部分，读写时钟、读写指针、读写数据、空满标志。 复位的时候，读写指针都为0，读指针总是指向要读的位置，读完自加1，写指针总是指向要写的下一个位置，写完自加1。当写指针越过FIFO的最后一个地址，折回来赶上读指针
异步fifo设计
qq_42322644的博客
12-04 1547
文章参考Simulation and Synthesis Techniques for Asynchronous FIFO Design 一、简介 异步FIFO主要用于跨时钟域数据的传输，一些异步FIFO的错误设计也能实现90%的功能，错误较少的设计在99%的时间内也能正常工作，本文指明了一些异步FIFO设计中不能忽视的细节。 二、传输异步信号 FIFO设计的主要难点在于产生FIFO指针和可靠的标志FIFO空满的方法。 2.1 同步FIFO指针 在同步FIFO设计中，可以用计数器来标志FIFO的空满。同步F
异步FIFO
S_Wiper的博客
10-09 5844
在上一篇同步FIFO中已经介绍过，FIFO是一种先进先出的数据缓存器，它与普通存储器的区别是没有读写外部地址，这样使用起来非常简单，但缺点就是只能顺序写入数据。FIFO分为同步FIFO和异步FIFO两种，其中同步FIFO的输入与输出采用相同的时钟，而异步FIFO的读写时钟是互相独立的。
异步FIFO（Verilog）
qq_53433410的博客
12-05 3052
异步FIFO（Verilog）
异步FIFO设计详解
yh13572438258的博客
12-10 6208
一、FIFO介绍 FIFO存储器概念介绍_的博客-CSDN博客 二、FIFO的“空”/“满”检测 FIFO设计的关键：产生可靠的FIFO读写指针和生成FIFO“空”/“满”状态标志。 当读写指针相等时，表明FIFO为空，这种情况发生在复位操作时，或者当读指针读出FIFO中最后一个字后，追赶上了写指针时，如下图所示： 当读写指针再次相等时，表明FIFO为满，这种情况发生在，当写指针转了一圈，折回来(wrapped around)又追上了读指针，如下图： 为了区分到底是满状态还是空.
IC学习笔记3——异步FIFO
qq_32100199的博客
05-19 8602
IC学习笔记3——异步FIFO 异步FIFO的工作内容与同步FIFO类似，但是异步FIFO的控制并不像同步FIFO那么简单，因为异步FIFO工作在不同的时钟域，这将会带来一些问题，比如空满检测？是否还可以像同步FIFO通过计数器来判断？是否需要同步电路？这些问题将会在本章节一一讨论。 一、异步FIFO的空满检测 1. 同步FIFO的空满检测 因为同步FIFO工作在一个时钟域，可以通过一个计数器来判断空满。 当同步FIFO写入一次数据，计数器加1. 当同步FIFO读出一次数据，计数器减1. 当同步FIFO同时
数字IC验证+UVM验证+异步FIFO的UVM环境搭建及验证
09-26
2022提前批，数字IC验证，笔试题：异步FIFO的UVM环境搭建及验证。 给了一个异步FIFO的代码工程，要求自己搭建UVM验证环境去验证这个设计，结果包括覆盖率收集以及错误点等等。 适合2023届目标IC验证领域的小伙伴做一...
异步FIFO设计
02-03
摘要：本文介绍如何应用美国QUICKLOGIC公司的QUICKRAM器件设计高速、高可靠异步FIFO（AsynchronousFIFO）。 关键词：异步FIFO 异步FIFO广泛地用于计算机网络工业中进行非同步数据传送，这里的非同步指按一种速率...
异步FIFO_异步FIFO_
10-02
当使用异步信号时，一个好的设计将对异步信号执行同步处理。 同步通常使用多级D触发器级联处理，如下图所示。 该模型的大多数数据表明，在第一级寄存器生成亚稳态之后，第二级寄存器的稳定输出概率为90％，第三级...
面试——异步FIFO详解
weixin_44348260的博客
08-11 1万+
1、异步FIFO简介及其原理 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据。 异步FIFO 是指读写时钟不一致，读写时钟是互相独立的。 1.1 用途 用途1： 　　跨时钟域：异步FIFO读写分别采用相互异步的不同时钟。在现代集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟，多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO是这个问题的一
【FIFO】异步 FIFO 设计
记录学习历程
06-05 5176
异步 FIFO 指一种 FIFO 设计，其中数据值从一个时钟域写入 FIFO 缓冲区，而数据值从另一个时钟域的同一 FIFO 缓冲区读取，其中两个时钟域彼此异步。异步 FIFO 用于将数据从一个时钟域安全地传递到另一个时钟域。本文讨论了一种 FIFO 设计风格以及在进行异步 FIFO 设计时必须考虑的重要细节。
IC基础——FIFO
Nabla_的博客
08-15 1204
FIFO同步异步Verilog实现
异步FIFO（格雷码实现）
weixin_44425619的博客
04-02 4209
异步FIFO（格雷码实现）   一、FIFIO简介   FIFO是一种现先进先出的数据缓冲器，特点是没有外部的读写地址。由于没有外部的地址信号，所以只能顺序的读写，而不能跳读。FIFO的读写是根据满和空信号设计写使能和读使能来写/读FIFO，当FIFO满的时候不可以往里面写、当FIFO空的时候不能读数据。读FIFO时，内部的读指针自动的加一，当写FIFO时写指针自动的加一。 二、异步FIFO的用途 1、使用异步FIFO可以在两个不同的时钟域之间快速而方便的传输数据，起到跨时钟域处理的作用。经常用于处理跨时钟
sv小项目——异步fifo
05-10
SV小项目-异步FIFO是一个简单的项目，旨在让学生理解FIFO缓存的原理和实现方式。 FIFO缓存是一种常用的数据存储方式，可以用于解决数据传输时的不匹配问题。在异步FIFO中，数据的写入和读取是异步的，意味着数据...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值