FPGA/数字IC/通信算法

Aurota协议为用户提供了一个透明的物理层接口，支持任何上层私有或符合工业标准的协议，如TCP/IP、以太网等，使得采用Aurora协议的高速串行总线接口能够在最短时间内与现有用户设计集成，而不大幅改动用户应用的设计。与 RapidIO、PCIE 等协议只支持固定的传输速率不同，Aurora 协议的传输速率可以进行灵活配置，支持速度为 0.75~13.1 Gbps，并可随着 FPGA 及其内嵌高速串行收发器的发展而进一步提高，可通过通道绑定的方法实现更高的数据传输速度。

本文作为在学习使用aurora IP核的道路上，找到的一些对该IP讲解比较详细的资料，记录下来，便于日后翻阅，温故知新。

当前在无线通信信号处理中，基本都是基于Python或者Matlab做浮点算法仿真设计，然后部署在硬件DSP或者FPGA中。算法部署在浮点DSP中，基本可以平移，但由于算法速率与成本，灵活性等原因，部分算法也会部署在FPGA中进行实现。常见的数字信号处理，图像处理等需要并行计算的场景，往往需要FPGA参与运算。那么浮点算法部署到FPGA上往往需要一个算法定点化的步骤，该步骤决定了算法性能，FPGA资源消耗，甚至决定了算法部署的成功与失败。本文主要讲述了定点化基础以及算法定点化基本流程。

双向端口用作输出时，使用方式不变，但双向端口作输入引脚时需要将此引脚置为高阻态，这样其电平就可以由外部输入信号决定了（这是高阻态的特性）。既可以作为输入端口接收数据，也可以作为输出端口发出数据，双向端口对信号的操作是双向的。也就是说，一个输出端口在高阻态的时候，其状态是由于其相连的其他电路决定的，可以将其看作是输入。当上面的管子被置为高阻态时，数据只能从下面的管子通过，此时双向端口为输入端口，当上面的管子开通时，此时数据可以从上面的管子中通过，此时双向端口为输出端口，端口面向输出处于高阻态时，即。

在Vivado中，VIO（Virtual Input/Output）是一种用于调试和测试FPGA设计的IP核，它允许设计者通过JTAG接口实时读取和写入FPGA内部的寄存器，从而检查设计的运行状态并修改其行为。VIO IP核提供了一个简单易用的接口，使得用户可以轻松地与FPGA内部寄存器进行交互。在Vivado中，ILA（Integrated Logic Analyzer）是一种强大的在系统调试工具，它可以捕获并分析FPGA内部的信号。

需要注意的是，由于所有命令和数据传输都将通过互联网执行，所有任务（如开发板编程、查看。比如硬件板在实验室或者是其他地方，开发代码与工程在本地计算机，如何将。与科学使用开发工具，大家自行网上搜寻，这边主要说一下如何寻找。进程，但是却显示无设备，此时只需要在远程电脑安装一个驱动。也就是说我们远程的开发板与电脑无需下载完整版本的。后重启远程电脑，连接好。如果能够访问到实验室连接了开发板的电脑的。具备了远程访问开发板的功能。即使能远程连接到实验室电脑的。远程传输至实验室电脑，完成。，即可连接多个开发板。

FPGA的时序分析，关键的部分有两点：1是对时钟的约束方法，时钟对数字电路设计很重要，约束情况多而复杂；2是 I/O约束，IO的约束相对简单，主要包括管脚电气约束与延迟约束。本文主要讲述的是IO约束相关的脚本与用法。IO延时约束用于定义输入信号和输出信号之间的时序关系。延时约束在高速数字电路设计自动化（EDA）中起着至关重要的作用，它可以确保设计满足时序要求，提高系统性能和可靠性。本文对IO延时约束的概念、类型、设置方法进行了深入探讨，以帮助读者更好地理解和应用IO延时约束，从而优化设计。

上篇博文《AMBA3.0 AXI总线入门》浅要介绍AXI4总线协议，AXI总线作为一种总线，可以挂载多个主设备（master）和从设备（slave），AXI总线协议定义了主设备和从设备之间如何进行通信。此外主设备可能会访问不同的从设备，此时控制器需要对主设备访问的地址进行译码，选择对应的从设备来和主设备进行通信。AXI4-full接口支持突发传输，所谓突发传输，就是给一个地址，可以对从这个地址开始的若干个地址处的值都进行读写，至于这若干个地址分别是什么，需要根据写。在由通道传输信息的时候，需要通过。

Testbench 是一种用Verilog或者systemVerilog语言编写的程序或模块，编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路UUT(unit under test)进行仿真验证，测试设计电路的功能、性能是否与预期的目标相符。本文简明扼要的写出了testbench编写的核心功能块，与Vivado simulator查看测试波形的方法，非常适合初学者建立概念与理解基础操作。

在进行verilog模块的开发过程中，常常需要对数据处理过程进行行为级仿真，以验证代码的功能逻辑是否正确，因此需要将RTL级仿真的结果与MATLAB或python的处理结果进行对比验证。目前随着python的流行，利用python 生成仿真数据，并与verilog进行数据交互的情形也非常之多。Verilog在读取仿真数据的时候，有时候也需要进行仿真数据文件的输出，常用的函数有$fwrite(file_name)、$fdisplay(file_name),相应的脚本这里一并给出。

在实际应用中，通常会使用快速傅里叶变换（Fast Fourier Transform，FFT）算法来高效地计算DFT，DFT的直接计算涉及到对每个频域样本 X[k]的计算，每个样本都需要对时域信号 x[n]的所有N个样本进行乘法和累加操作。因此，对于N个样本的信号，DFT需要进行 N×N次乘法操作，即乘法复杂度是 O(N*N)。而FFT可以将复杂度降低到 O(Nlog⁡N)，FFT算法的核心思想是将一个DFT分解为多个小规模的DFT，然后利用这些小规模DFT的结果来构建原始DFT的结果。

在计算机系统的发展过程中，曾经提出过多种方法表达实数。【1】典型的比如相对于浮点数的定点数（Fixed Point Number）。在这种表达方式中，小数点固定的位于实数所有数字中间的某个位置。货币的表达就可以使用这种方式，比如 99.00 或者 00.99 可以用于表达具有四位精度（Precision），小数点后有两位的货币值。由于小数点位置固定，所以可以直接用四位数值来表达相应的数值。SQL 中的 NUMBER 数据类型就是利用定点数来定义的。

Verilog中的module可以看成一个具有输入输出端口的黑盒子，该黑盒子有输入和输出接口(信号)，通过把输入在盒子中执行某些操作来实现某项功能。(类似于C语言中的函数)图1 模块示意图图1 所示的顶层模块(top_module)结构用Verilog语言可描述为：input a,input b,output outendmodule🔹 模块以module 开始，endmodule结束🔹 top_module 为模块名🔹 input : 为输入端口🔹 output: 为输出端口。

DSP48E2是数字信号处理中最常用的FPGA硬核资源，对于高效率，低消耗实现数字信号处理算法有着极为重要的意义。因此熟练掌握DSP48E2的使用是算法工程化的必备技能。FIR滤波器是因果系统，只有零点没有极点，因此绝对稳定，此外具有线性相位，有限抽头长度，多用于实现低通滤波器、半带滤波器等，是信号处理中最典型的模块。本文由浅入深，通过单个DSP48E2资源实现实数乘法，再到3个DSP48E2实现复数乘法，最后到多个DSP48E2级联实现FIR滤波器，记录了本人在此过程中遇到的问题，与解决办法。

我们在设计好数字滤波器时总会有一个必要的过程，即定点化和数据比对，我们需要设计相应RM（reference model）来生成golden 数据，以便FPGA部署的正确性，即Verilog 仿真结果与RM比对成功才能表面我们的FPGA实现的结果，正是我们想要的FIR数字滤波器。同时示例代码中还对MATLAB 数据与Python 脚本交互，即读取.mat文件做了一个说明。FIR滤波器设计在传统的数字信号处理中是一项必备的技能，希望能对大家有一定的帮助。

属于异步时钟的信号。两个异步时钟的信号进行处理，需要同步到同一个时钟域。一般把读指针同步到写时钟域，写时钟域下的写指针和同步读指针作比较，以生成。是不是满状态，满了就不能继续往里面写数据，不然就会覆盖还没取走的数据。是不是空状态，空了就不能接着取数据，不然旧的数据会被取多次。满和空的产生，是拿读和写的。(2)若100个时钟写入80个数据,三个时钟读两个数据,求FIFO的最小深度(127)把写指针同步到读时钟域，读时钟域下的读指针则和同步写指针作比较，以生成。对于写操作，是在写信号下产生累加的写地址。

在介绍AXI总线前，我们先说下总线、接口和协议在计算机硬件中的具体定义。

有限状态机（FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机不仅是一种电路的描述工具，而且也是一种思想方法，在电路设计的系统级和RTL级有着广泛的应用。状态机类型Verilog中状态机主要用于同步时序逻辑的设计，能够在有限个状态之间按一定要求和规律切换时序电路的状态。状态的切换方向不但取决于各个输入值，还取决于当前所在状态。状态机一般分为2类：Moore状态机和Mealy状态机。Moore型状态机Moore。

ram_based_shifter Xilinx系列FPGA硬核IP，能够有效对移位寄存器进行处理，节省LUT资源。

本文基于Xilinx ultrascale架构FPGA，给出了24.33024G以及10.1376G两种点钟速率gty transceiver时钟方案以及用户侧逻辑的实现方案和Transceivers Wizard IP的一些配置，对从事serdes接口设计相关的硬件和逻辑同学有一定的参考价值。Strart from scratch,Cpri,204B/C等。