半导体芯片闲聊之一（设计端）

        作为一个半导体行业的小白，从接触到入行目前也将近一年半的时间了。在这摸爬滚打的一年半时间里，学习了很多关于前端的知识，虽然只是皮毛，暂且也先记录下来，留作日后参考，当然如果能帮得上其他人那更好。

就目前从芯片设计端而言，我将它们笼统的归纳为3大类:功能设计，测试设计以及版图设计。

1.功能设计:通俗易懂就是去设计其芯片的功能。

从这个点能衍生出哪些工程师职能岗位呢？

从前期就要有架构设计师（有的叫系统工程师），编码工程师以及验证工程师。

架构工程师主要负责写一些Design spec文档，给到编码工程师。别看只是文档那么容易，其中的知识体量或者要考虑到的东西非常多，所以为什么说架构工程师一般都是十年以上经验的老IC才能hold住。

他们写的这些Design spec分两种:一种是概设，一种是祥设。

那么概设主要包含哪些内容？大概分为以下几个小点：

1. 芯片或者整体模块的功能以及对外结构
2. 功能子模块的划分以及各个模块之间互连的接口
3. 不同功能需求的模块需要单独列出考虑
4. 芯片测试接口的提前规划
5. IP重用性的规划
6. 模块的性能与面积的衡量

所以对于详设来说，顾名思义就是概设的细节丰富版本，不夸张的讲，详设基本就是写到可以直接码出电路结构的那种程度。

架构工程师我就先写到那么多，后面的活儿就移交给编码工程师了。说到编码工程师不得绕开的一点，就是硬件的编码语言。

目前主流的编码工程师所用的硬件描述语言就是Verilog，还有verilog的衍生品SystemVerilog,但是SystemVerilog用的比较多的是验证工程师，基本都是使用起来没有太大差距的状态。除了这两种硬件描述语言，之前还有已经淘汰的VHDL（用起来实在太麻烦，不便于工程师掌握），以及即将普及的的高级语言Chisel,这种语言抽象层次高，开发效率高。

编码工程师为芯片用各种状态机或逻辑顺序实现其功能，那么验证工程师所要做的就是要从编码工程师的代码鸡蛋里挑骨头。如果说验证工程师拿到逻辑设计的代码却没有发现一点bug，那可能才是最最危险的。验证工程师通过SystemVerilog语言以及UVM的设计架构，编写testbench和各种组件，通过监测自己建立的模型期望输出值与实际芯片的输出值相比对来发现芯片功能的bug，所以作为一名验证工程师最基本的当然是要保证自己的验证代码没有问题。

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2.功能设计说完了，就到测试设计了。

测试其实在电路规模还小的时候还并没有很重要，可是随着集成电路的发展，芯片的集成越来越高，出现的问题也越来越多。良率不达标，成本太高这成为了一个越来越显著的问题。

因此测试设计的比重急剧上升。个人认为测试的精髓在于故障的模拟，有人说测试的灵魂是电路的可控性与可观察性，这也是不可否认的。

对于测试整个大环节来说，是贯穿于前端以及后端的，但是测试设计基本集中于前端，也就是我们常说的DFT工程师，有的人分不清DFT工程师和测试工程师，其实一个就是在前端，一个则隶属于后端。

DFT工程师也有初级/中级/高级的划分，就电路结构而言，有简单和复杂，所给出的测试方案也是有些许差别。而且对于不同功能的芯片，测试方案也各有不同。测试设计是基于综合后的电路，即区别于功能设计的逻辑设计，而是把电路转换为门单元的结构，在里面插入一些扫描单元。高级DFT工程师是具备整个电路top层次的测试能力的。

DFT的相关细节我们今后再细讲，这里着重要说DFT工程师每天都要使用的EDA工具。我刚刚阐述了个人观点认为测试的精髓在于故障模拟，其实是因为这些工具是DFT工程师的利器。巧妇难为无米之炊，再厉害的DFT工程师没有好用的EDA软件也白搭。

做DFT主流的工具有Mentor的tessent，Synopsis的DFT-compiler和DFT-max,通过这些EDA软件我们能够对电路进行故障仿真，生成测试向量之后就可以用故障覆盖率和测试覆盖率的计算公式结果，评估电路的优劣。

跟国外成熟的DFT测试EDA软件来说，国产化的DFT点工具仍需要不断迭代以及改进。

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3.测试设计之后就轮到了版图设计。

版图设计主要是将电路优化，排布，如何让电路达到性能和经济的最优效果，版图设计师功劳不小。今天就先讲到这里，下次再接着聊。