FPGA与Verilog基础概念

FPGA设计为三方面

逻辑设计前端–与工艺无关
电路实现–工艺有关
后端验证–工艺有关
形成独立而又相关的三个部分

验证分两种

逻辑验证（简单） 反逻辑的验证（抽象）
制造有工艺差别，先进工艺贵，但做fpga不是很复杂

专家设计的常用逻辑电路设计 成宏单元或IP核
放在库里供设计者引用
引用别人的不一定正确，不能直接放在工业上，要自己去验证

常见硬件语言介绍

hdl 对硬件行为进行描述，可能芯片还没有生产出来
hdl设计流程，
将其模块化，从上至下设计
用eda进行验证
将电路模块利用综合工具变成门级网表
用FPGA或ASIC布线工具变为具体电路的布线结构

仿真和FPGA结果基本一致
可能由于某些原因（如电源），三天后出现一个数据的错误
银行系统不允许，图像处理可以容许
一般进行多次核对和校验使出错为千万分之一
这就需要通信线路及软件等保障
异步时钟用异步buff保障

verilog HDL 允许仿真验真，时序分析，逻辑综合
最初来自论文，然后candence公司购买
VHDL 超高速集成电路硬件描述语言
Verilog 来自民间 基于C语言 建模能力强 在亚美较多
vhdl 来自美军 基于ada 建模能力弱 在欧用多

Verilog 10年内将取代vhdl vhdl可以的Verilog都可以 Verilog能做的vhdl不一定

软核，硬核，固核

软核
功能经过验证，可综合，实现后电路结构总门数超过5000门的Verilog模型
固核
在FPGA器件上实现，验证是正确的，总门数在5000门以上的电路结构编码文件
硬核
在某种专用集成电路工艺的ASIC器件上实现，验证是正确的，
总门数在5000门以上的电路结构版图掩模

在工艺换代过快，推广软核设计及软核重用很有必要

设计方法

几十年前主要以手工画原理图
现在top_down 设计方法
系统层 顶层模块，行为级描述，功能模拟和性能评估
各个功能模块划分，设计及验证
各个功能模块的系统级联合验证
工艺库映射

一层层向下直到eda基本硬件库实现
bottom_up 可以看做自顶向下的逆过程

一般复杂的系统设计是两种方法的结合
开发流程如图 1

门级网表有器件延时

语言提供高级模块能够实现带设计模块的外部性能的模型
语言提供高级结构能够实现带设计模块的外部性能的模型
数据在寄存器的流动，处理控制数据流动的模型
描述逻辑门及逻辑门连接的模型
三极管开关节点及他们连接的模型

系统级和算法级和电路没有关系
只有RTL有明显的对应关系

门级，开关级建立的是结构模型和具体电路有对应关系
设计人员可以使用自顶向下的设计方法建立系统的行为模型并验证
再用结构模型源代码替换行为模型的源代码并对结构模型进行验证
可以用同一种语言实现各个阶段的任务

Verilog作为结构化和过程性语言适合算法级及RTL级模型设计




建议使用程序例化