18，FPGA_Verilog基础篇：verilog之函数用法

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20，FPGA_Verilog基础篇：verilog之任务与函数用法比较-CSDN博客

21，FPGA_Verilog基础篇：verilog之宏define介绍-CSDN博客

22，FPGA_Verilog基础篇：verilog之条件编译指令介绍-CSDN博客

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27，FPGA_Verilog基础篇：verilog中整数运算的位宽和符号规则-CSDN博客

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29，FPGA_Verilog基础篇：verilog中带整数的算术表达式分析-CSDN博客

30（结束篇），FPGA_Verilog基础篇：verilog中的数值运算规则总结-CSDN博客

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我们都知道函数在C语言里有着非常重要的地位，几乎无处不用。因此在发明verilog语言时函数的概念也就自然而然的被“拿来主义了”。

函数这种东西，设计的本义是用来计算复杂公式的值。程序语言中有些东西求值的代码，不是几行代码可以表达的，需要几十上百行代码。这种长代码放到主模块的代码中时，就有点喧宾夺主的感觉，不如提出来表示。

另外，对于程序语言是允许一段代码被多次调用的，使用函数也能节约一段代码被多次书写带来的冗余。

然而不幸的是，对于verilog电路设计，函数的用处不是很大，简单的运算用不到函数，复杂的运算用函数又实现不了，只是在某些特殊应用时，函数才用得上（比如繁杂的纯组合逻辑）。对于verilog仿真和验证，本来就是类似于程序语言，还有点用处。

Verilog中函数的声明如下：

function [range] function_name(ports_list);

……

endfunction

Verilog中函数的简单例子如下：

function  and(input a, input b);

……

endfunction

Verilog中函数的调用格式如下：

function_name(input_variable1, input_variable1,……);

Verilog中函数的调用例子如下：

and(a, b);

在书写函数的代码时，需要注意以下几个原则：

1，函数的定义只能在模块中完成，不能出现在过程块中(always,initial)

2，函数至少要有一个input端口，不能含有output或inout端口

3，函数定义结构体中不能出现过程块语句(always语句)

4，函数内部可以调用函数

5，函数调用既可以在过程块中完成，也可以在assign语句中出现

6，函数调用语句不能单独作为一条语句出现，只能作为赋值语句的右端操作数

7，函数结构中不能使用任何形式的时间控制语句(#, wait等)，也不能使用disable中止语句

由于上面的约束，函数能做的事情也就没多少了，只能够算算数值什么的。

下面给出具体的函数应用的代码，包括函数调用函数，我们在应用时依葫芦画瓢就行：

module function_total(

 input clk,

 input rst,

 input [7:0] width,

 output  reg [16:0] area

);

//      

function[15:0] circle(input [7:0] diameter);

       begin

              circle = (24'd201 * {16'h0, diameter}*{16'h0, diameter})/256;

       end

endfunction

 

function[15:0] square(input [7:0] width);

       begin

              square = {8'h0, width}*{8'h0, width};

       end

endfunction

//   

function[16:0] total(input [7:0] width);

       begin

              total = {1'b0, square(width)} + {1'b0, circle(width)};

       end

endfunction

///   

always @ (posedge clk or negedge rst)

       if(!rst)

              area <= 17'd0;

       else

              area <= total(width);

      

endmodule

函数在电路里，实际上就是组合逻辑电路。一个函数如果被多次调用，就会被综合成多个并行、相同的组合逻辑电路，这也是我们前面说的“函数无用论”的原因。复杂的组合逻辑，如果直接用函数实现，时延必然很大，用于现在的高速数字逻辑系统里几乎是不现实的，一般只能用其它方法(并行化、流水线和时分复用)来实现。不复杂的组合逻辑，也就没有必要用到函数调用了……

总的来说，verilog函数的内容只能是组合逻辑，不能是时序逻辑。但函数可以在assign和always中作为赋值操作的右值被调用。

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