基于Cortex-M3的IP软核实现神经网络加速的SoC设计 (1)算法分析

最新推荐文章于 2023-11-14 10:32:05 发布
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分类专栏： 神经网络加速
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本文链接：https://blog.csdn.net/KinG_Yang_X/article/details/90314472
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本文探讨了基于Cortex-M3的SoC设计中，针对神经网络推理过程的加速策略。重点分析了前馈神经网络的计算过程，包括人工神经元的运作原理，以及硬件实现时需考虑的架构适应性、参数缓存和数据位宽等问题。提出了采用运算电路+缓存电路+控制寄存器的解决方案，以实现与M3处理器的集成。
摘要由CSDN通过智能技术生成

基于Cortex-M3的IP软核实现神经网络加速的SoC设计 (1)算法分析

关键字：神经网络加速，前馈神经网络，人工神经元

<0>人工神经元
神经网络算法包含推理和训练两个过程，大部分神经网络加速硬件是针对推理过程的，推理过程相对与训练过程较为简单。以前馈神经网络为例，单个神经元的计算过程是如下图，其中X是输入，W是权重，B是阈值，f是激活函数，Y是输出。
单个神经元
推理过程
权重和阈值是需要训练得到的，我们设计的加速器只针对推理过程，所以训练过程可以在PC上完成然后导出。例如通过BP算法得到网络参数的前馈神经网络是BP神经网络。神经网络通常包含一层输入层，一层输出层和若干层隐含层，输入层节点的个数和所需处理的数据相关，输出层的节点数目和所得到的结果数目相关，例如识别数字的输出层节点数应该是代表0到9数字的共10个节点。隐含层的层数和每层个数是可以根据训练效果调整的。
前馈神经网络
前馈神经网络的推理过程还是比较简单的，只涉及乘法、加法和激活函数，可以用硬件电路实现相应的过程，但是实现过程中有一些问题还是需要考虑的。

<1>硬件实现时考

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上传的为Cortex-m3在其他平台构建其IP软核的所需文件的压缩资料 。
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03-18
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先定义一下四个值取最大函数 #define max(a,b) ((a>b)?a:b) Dtype_16f maxfour(Dtype_16f a,Dtype_16f b,Dtype_16f c,Dtype_16f d){ return max(max(a,b),max(c,d)); } 这个函数就是简单的复制，封装成函数可以并行，不封装的看分析好像不并行，我也不清楚 void cpy_poolbuf(Dtype_16f* In_ddr,Dtype_16f pool_bus1[Tww],INT8 T
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10-18
主要研究了基于ARM Cortex-M3核的SoC设计方法及不同架构对芯片整体性能的影响。首先从Cortex-M3的结构特点尤其是总线结构特点出发，分析了基于该核的SoC架构设计的要点。然后通过EEMBC的CoreMark程序，对实际流片的一款Cortex-M3核芯片进行了性能测试，并与STM32F103 MCU的测试结果进行了对比，通过实例说明了不同芯片架构对性能的影响。最后，对影响SoC芯片性能的因素，包括芯片架构、存储器速度、工艺、主频等进行了分析和总结。
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