《Verilog数字系统设计教程》-第一章知识点梳理

Lee5300

已于 2022-02-24 20:35:06 修改

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文章标签： fpga开发 verilog

于 2022-02-24 13:22:52 首次发布

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今天小小更新一下，最近主要是基于夏宇闻老师的书进行知识梳理。
有其他需要讨论的可以私我。

Verilog数字系统设计教程

绪论

构成数字逻辑系统的基本单元是与门、或门和非门，他们都是由三极管、二极管和电阻等器件构成，并能执行相应的开关逻辑器件。
与门、或门、非门又可以构成各种触发器，实现状态记忆。

第一部分 Verilog数字设计基础

迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统设计工作分解为逻辑设计（前端），电路实现（后端）和验证三个互相独立而又相关的部分。

第一章 Verilog的基本知识

硬件描述语言（HDL，hardware description language）是一种用形式化方法来描述数字电路和系统的语言。
VHDL（VHSIC hardware description language），其中VHSIC是very high speed integrated circuit（甚高速集成电路）。
共同点：①能形式化的抽象表示电路的行为和结构；②支持逻辑设计中层次与氛围的描述；③可借用高级语言的精巧结构来简化电路行为的描述；④具有电路仿真与验证机制，以保证设计的正确性；⑤支持电路表述由高层到低层的综合转换；⑥硬件描述与实现工艺无关；（有关工艺参数可通过语言提供的属性包括进去）⑦便于文档管理；⑧易于理解和设计重用。
Verilog特点：①拥有更广泛的设计群体；②成熟的资源也比VHDL丰富；③易上手。
VHDL特点：①学习困难，需要Ada编程基础。
Verilog的应用情况：在焖鸡描述的低层，也就是在晶体管开关的描述方面比VHDL有更强的功能。（VHDL的底层实际上也是Verilog语言）
Verilog适用的设计：系统级，算法级，寄存器传输级，逻辑级，电路开关级。
System Verilog是Verilog语言的扩展和延伸，更适用于可重用的可综合IP和可重用的验证用IP，以及特大型（千万门级以上）基于IP的系统级设计和验证。
Verilog HDL设计法与传统的电路原理图输入法的比较：①采用电路原理图输入法进行设计，具有设计周期长，需要专门的设计工具，需要手动布线等缺点；②采用Verilog输入法时由于其标准化，可以很容易地把完成的设计一直到不同的厂家，不同的芯片中去，并在不同规模的应用时可以较容易地做修改，与其工艺性无关。
软核（soft core）：把功能经过验证，可综合的，实现后电路结构门数在5000门以上的Verilog HDL模型。（把软核构成功能的器件称为虚拟器件）
固核（firm core）:在某一种现场可编程门阵列（FPGA）器件上实现的经验是正确的，总门数在5000门以上电路结构编码文件。
硬核（hard core）：在某一种专用集成电路工艺的（ASIC）器件上实现的经验是正确的，总门数在5000门以上的电路结构版图掩膜。
什么是自顶向下（Top_Down）设计？现代集成电路制造工艺技术的改进，是的在一个芯片上集成数十万乃至数千万各器件成为可能，但仅有一个设计师独立设计如此大规模的电路而不出现错误，利用层次化，结构化的方法，划分若干个可操作的模块，编制出相应的模型（行为的或结构的），通过仿真加以验证后，再把这些模块分给下一层的设计师。这就允许多个设计师同时设计一个硬件系统中的不同模块，其中每个设计者负责自己所承担的部分，再进行验证。
建模：硬件的表述，特别是行为描述。
模块设计流程主要由两大主要功能部分组成：①设计开发：即从编写设计文件→综合到布局布线→电路生成；②设计验证：进行各种仿真的一系列步骤。