【文献精读1】基于FPGA的MobileNet卷积神经网络加速器设计

最新推荐文章于 2024-06-15 09:47:46 发布
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分类专栏： 我爱科研科研爱我 文章标签： fpga开发 人工智能
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本文链接：https://blog.csdn.net/Marrioo/article/details/139331196
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该博客详细介绍了基于FPGA的MobileNet硬件加速器设计，探讨了标准卷积和深度可分离卷积的并行策略，包括层间融合的BN处理，并展示了硬件加速模块的设计，包括标准卷积、深度卷积和点卷积模块，以及整体系统框架的构建。针对AXI总线限制和DDR交互进行了讨论。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

研究点：硬件加速FPGA版

针对网络: MobileNet

在这里插入图片描述

并行设计：

①标准卷积层：仅在MobileNet网络第一层，受限于AXI总线（64/16）传输数据给深度卷积运算，

输入通道展开 卷积核展开 输出通道展开 输出特征图展开 并行度
3 9 4 1 108

在这里插入图片描述

②深度可分离卷积层：

在这里插入图片描述

②.1：深度卷积并行设计
  1. 输入INPUT： 由表2-2可知，来自两个部分，①标准卷积的输出；②点卷积的输出。 采用多路选择器M
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