Verilog系统任务

$finish：在进行电路仿真时，如果遇到$finish，仿真器完成仿真并退出。

$stop：当遇到$stop时，仿真器停止仿真，但不退出，它同时提供一个命令提示符，在命令提示符后面输入“.”, 则仿真过程继续进行

$display：显示调试信息、错误或异常情况。

$monitor：仅当$monitor监视的信号发生变化时才在屏幕上显示它的信号数值。

$time：返回仿真器当前仿真时间

$realtime：以实数的方式返回当前仿真时间，包含小数部分

$random：每次调用$random任务，它返回一个32位带符号（+或-）的随机数。将$random放入{}内，可得到非负整数。

$random(seed)：seed是一个整数，用于指数随机数的取值范围，以便进行更有针对性的仿真验证。

$save：可以将仿真器当前的仿真状态信息保存到指定的文件中。这些信息可以在稍后进行重新加载，并根据存储的仿真状态继续进行仿真。

$readmenmh：用于从一个文本中读取数据。tesebench产生激励的一种方式是先将需要使用的数据存储在文本文件中，然后在仿真时使用$readmemh将数据从文件中读出并产生所需要的激励波形。

$writememh：可以用于将数据写入指定的文本文件。

$fopen/$flcose：是Verilog提供的与文件操作相关的系统函数。$fopen用于打开一个文件，$fclose用于关闭打开的文件