VGA协议与图像输出Verilog编程

一、基于Verilog HDL的数字秒表

1、新建一个工程
2、新建一个Verilog文件

3、写入代码

module biao(clk,reset,pause,msh,msl,sh,sl,minh,minl);
//其中msh为百分秒的十位,msl为百分秒的个位,sh为秒的十位,sl为秒的个位,minh为分的十位,minl为分的个位
input clk,reset,pause;
output [3:0] msh,msl,sh,sl,minh,minl;
reg [3:0] msh,msl,sh,sl,minh,minl;
reg count1,count2;
always @(posedge clk or posedge reset)
 begin
   if(reset)
	 begin
	{
   msh,msl}<=0;
	count1<=0;
	 end
	else if(!pause)
	 begin
	if(msl==9)
	  begin
	 msl<=0;
	 if(msh==9)
	   begin
	 msh<=0;
	 count1<=1;
	   end
	 else
	 msh<=msh+1;
	  end
	 else
	  begin 
	  msl<=msl+1;
	  count1<=0;
	  end
	 end
 end
always @(posedge count1 or posedge reset)
begin
if(reset)
	begin
	{
   sh,sl}<=0;
	count2<=0;
	end
else if(sl==9)
	begin
	sl<=0;
	if(sh==5)
		begin
		sh<=0;
		count2<=1;
		end
	else 
	sh<=sh+1;
	end
	else
	begin
	sl<=sl+1;
	count2<=0;
	end
end
always@(posedge count2 or posedge reset)
	begin
	if(reset)
	 begin
	minh<=0;
	minl<=0;
	 end
	else if(minl==9)
	begin
	 minl<=0;
	 if(minh==5)
	 minh<=0;
	 else
	 minh<=minh+1;
	 end
	 else
	 minl<=minl+1;
	 end
endmodule

4、编译

5、仿真
建立波形文件

导入接口

设置

编译
（编译如果出现下面的错误）

解决：Tools→Launch Simulation Library Compiler

二、基于FPGA的VGA字符显示

1、新建一个工程
2、新建一个Verilog文件
3、代码：

module vga(
OSC_50,     //原CLK2_50时钟信号
VGA_CLK,    //VGA自时钟
VGA_HS,     //行同步信号
VGA_VS,     //场同步信号
VGA_BLANK,  //复合空白信号控制信号  当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC,   //符合同步控制信号      行时序和场时序都要产生同步脉冲
VGA_R,      //VGA绿色
VGA_B,      //VGA蓝色
VGA_G);     //VGA绿色
 input OSC_50;     //外部时钟信号CLK2_50
 output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;
 output [7:0] VGA_R,VGA_B,VGA_G;
 parameter H_FRONT = 16;     //行同步前沿信号周期长
 parameter H_SYNC = 96