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- 单选题
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- 1、一个多维数组定义如下：`bit[X][Y] test_array[Z][Q];`针对数组一个具体的元素`test_array[index1][index2][index3][index4]`，index1/2/3/4对应到X、Y、Z、Q的顺序是？
- 2、SystemVerilog中动态数组在仿真时分配空间或者调整宽度，这样仿真中就可以使用最小的存储空间，该描述是否正确？
- 3、下列属于阻塞赋值的是
- 4、下面这段代码，说法错误的是：
- 5、两个相差1拍的高电平信号跨时钟域（打2拍或者3拍）之后的相位关系还是差1拍吗？
- 6、以下关于低功耗的说法不正确的是？
- 8、芯片的供电电压与工作频率主要是动态功耗有影响，静态功耗影响较小
- 9、下面哪种SystemVerilog描述表示当前子线程不阻塞后面的进程执行？
- 10、以下代码最终实现的约束效果是？
- 11、设计一个加法器，实现sum=a0+a1+a2+a3，a0，a1，a2，a3宽度都是8位，方法A：sum = ((a0+a1)+a2)+a3，方法B：sum=(a0+a1)+(a2+a3)，对这两种方法评价？
- 12、在时序逻辑中，所有的if预计应该有else语句对应，以避免产生latch，并且方便综合插入CG（clock gating）
- 13、在Verilog代码中，有符号数进行比特选择或拼接，其结果仍然是有符号数？
- 14、SV中针对文件的操作`$fopen`，如果想要以“追加写”的方式打开文件，那么需要使用的方式是？
- 15、SPI协议通过哪一种方式实现多从机功能
- 16、以下不能抑制异步电路问题的是？
- 17、验证环境中提到的参考模型（Reference Model）只支持不带时序的功能建模，不支持时序建模？
- 18、在DC优化timing的时候，工具采用下面哪个命令可以通过移动寄存器来达到调整时序优化的目的？
- 19、漏电流（Leakage Current）与逻辑电路设计的工作频率无关？
- 20、下面说法正确的是？
- 21、assign c[31:0]={ {(32-P){1'b1}},a[P-1:0]}对于P=1到32，都是合法的？
- 22、某个状态下，不关心某个寄存器的输出值，最优的低功耗设计方法是将其固定为0或1，可以降低动态功耗。
- 23、在同步电路设计中，逻辑电路的时序模型如下：T1为触发器的时钟端到数据输出端的延时，T2为连线延时，T3为组合逻辑延时，T4为时钟网络延时；假设时钟clk的触发器的setup time、hold time。那么，为了保证数据正确采样（该路径为非multi-cycle路径）下面哪个等式必须正确？
- 24、访问SRAM时，其片选信号时序不满足，会导致？
- 25、DC综合过程中，GETCH网表是在哪个过程中产生的？
- 26、十进制的-6.6875，转化为二进制补码是？（1位符号位，整数和小数有效位为4位）
- 27、不带复位端的寄存器，在芯片上电时状态不确定，因此不能作为FIFO里的数据存储单元使用。
- 28、分析下面的一段程序，正确的打印结果是：
- 29、多层存储器结构中，L1 Cache最主要是解决什么问题？
- 30、根据芯片验证的质量要求，芯片系统验证中的测试点分解活动应该？
- 多选题
单选题
1、一个多维数组定义如下：bit[X][Y] test_array[Z][Q];针对数组一个具体的元素test_array[index1][index2][index3][index4]，index1/2/3/4对应到X、Y、Z、Q的顺序是？
【A】Q/Z/Y/X
【B】Z/Q/X/Y
【C】X/Y/Z/Q
【D】Q/Z/X/Y
解析：看下图，记得顺序是从左往右即可。
参考答案：B
2、SystemVerilog中动态数组在仿真时分配空间或者调整宽度，这样仿真中就可以使用最小的存储空间，该描述是否正确？
【A】错误
【B】正确
解析：动态数组的性质是：在运行仿真时设置数组的元素个数，编译时不需要；在仿真过程中，可以分配内存空间和重新设置数组元素的个数。
参考答案：B
3、下列属于阻塞赋值的是
【A】==
【B】>=
【C】<=
【D】&
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