基于FPGA的高效硬件除法器

最新推荐文章于 2024-01-25 10:10:44 发布

Mr2Lazy

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分类专栏：算法文章标签： fpga Verilog 硬件除法器

本文链接：https://blog.csdn.net/Mr2Lazy/article/details/71773653

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该博客介绍了如何使用Verilog语言设计一个16位的FPGA硬件除法器。通过一系列的条件判断和位移操作，逐步计算得到除法结果。在Quartus综合后，该设计仅占用约300个资源，具有较高的效率。

摘要由CSDN通过智能技术生成

function[15:0]DIV;
input [15:0]A;
input [15:0]B;
reg [15:0]C;
begin
C=A;
DIV[15]= (C[15:15]>=B);
C=DIV[15]?(C-(B<<15)):C;
DIV[14]= (C[15:14]>=B);
C=DIV[14]?(C-(B<<14)):C;
DIV[13]= (C[15:13]>=B);
C=DIV[13]?(C-(B<<13)):C;
DIV[12]= (C[15:12]>=B);
C=DIV[12]?(C-(B<<12)):C;
DIV[11]= (C[15:14]>=B);
C=DIV[11]?(C-(B<<11)):C;
DIV[10]= (C[15:10]>=B);
C=DIV[10]?(C-(B<<10)):C;
DIV[09]= (C[15:09]>=B);
C=DIV[09]?(C-(B<<09)):C;
DIV[08]= (C[15:08]>=B);
C=DIV[08]?(C-(B<<08)):C;
DIV[07]= (C[15:07]>=B);
C=DIV[07]?(C-(B<<07)):C;
DIV[06]= (C[15:06]>=B);
C=DIV[06]?(C-(B<<06)):C;
DIV[05]= (C[15:05]>=B);
C=DIV[05]?(C-(B<