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RSS订阅原创 FPGA中的时钟相移的那些事
后来我想了一下为什么这个方法能解决问题，实际上是这样的。做过一些高速外设控制的朋友应该知道，比如sdram这种在高速场景下，FPGA总是会有两个时钟，一个时钟是用于FPGA内部控制的时钟，一个是实际发送给高速外设的时钟，这两个时钟的频率相同，他们两个的主要作用是一个是用于FPGA内部逻辑控制，另一个是实际发送给高速外设用于外部的控制。那么如果外设的数据线的PCB不等长，那么此时给外部的时钟的向前位移的相位就需要以最长的线为参考，假如相移不以这个最长的线为参考那么FPGA取到的数据就是错位的。
2024-05-27 16:49:19
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原创 TD与Modelsim的联合仿真
最近使用了安路的TD来做FPGA，然后因为用了TD的ip核，所以仿真搞得我只能开始去用Modelsim来仿真了，下面记录一下怎么使用modelsim和TD联合仿真。
2024-03-02 18:13:56
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原创 快速入门系列--AXI总线协议
最近想写一篇关于ZYNQ快速入门的文章，而由于ZYNQ的精髓实质上是如何建立ARM和FPGA之间的联系，所以准备先写一篇关于AXI协议快速入门的文章来打一下基础，也是顺便让我回忆一下AXI协议。本篇文章包含的主要内容是AXI协议的基础知识，以及如何在vivado中快速调用AXI协议，来进行ARM和FPGA之间的联系。
2023-10-04 15:53:26
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原创 快速入门系列--FPGA中的时序分析与约束
时序分析，是所有的FPGA工程师在成长过程中都绕不开的技术，由于在一开始我们学FPGA的时候设计的系统都是低速简单的，所以就使得时序分析看起来好像并没有卵用，我不学我的系统照样可以跑起来啊，于是慢慢忽视了这一部分的学习。但是随着我们的技术的不断提升，我们需要设计一些高频复杂的系统了，结果傻眼了，明明我的代码逻辑没错，我的波形验证也没错，怎么一上板子他就有问题呢？这时就轮到我们的时序分析开始发挥作用了。
2023-07-02 22:32:38
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原创 基于verilog的除法器的实现
本文应该是目前全网最通俗易懂，而且比较全面的用verilog实现除法器的文章。首先说明一下本文的探讨的重点。我们首先从整数的除法开始讲起，然后慢慢延伸到小数的除法，和负数的除法
2023-03-20 09:46:55
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原创 FPGA中的乒乓操作思想
乒乓操作的思想乒乓操作主要是为了处理，输入时钟和输出时钟不匹配的问题，也可以算跨时钟处理对于乒乓操作我主要参考了野火的文档，以及下面这篇文章彻底弄懂乒乓操作与并行化_快，快去救列宁！的博客-CSDN博客_乒乓buffer下面开始进入正文比如假如我现在要处理一系列的数据，数据的输入时钟是100M，但是输出数据的时钟受外部的设备限制，只能有50M时钟，那么也就是说，在相同的时间内，输入了100个数据，而此时我们只能输出50个数据的处理结果，那么只会导致未处理的数据越来越多。那么怎么处
2022-03-15 14:27:34
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空空如也
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