解读标准—从IEEE 1149.1到IEEE 1149.6 看芯片可测试性设计

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（林宗辉／DigiTimes.com）

前言：随著芯片的整合度越来越高、尺寸越来越小，内部的复杂度也随之不断上升，半导体制程中可能各种失效状况、材料的缺陷以及制程偏差等，都有可能导致芯片中电路连接的短路、断路以及元件穿隧效应等问题。而这样的物理性失效必然导致电路功能或者性能方面的无法正常动作，因此产业界便需要具备广泛的高效率测试方式，来提供大规模集成电路设计的完整的验证解决方案。

JTAG（Toint Test Action Group）小组便在1986年，提出了标准的边界扫瞄体系架构企画（Boundary – Scan Achitecture Standard Proposal），针对芯片、印刷电路板以及完整系统上的标准化测试技术。而在1988年，与IEEE组织合作，开始进行该标准的开发，并且命名为1149.1，并在1990年发布了此一标准。

 

图说：符合IEEE 1149.1测试流程。（资料来源：klabs.org）

IEEE提出1149.1标准距今已经16年以上，当初提出这个标准的主要目的，便是为了解决印刷电路板上测试方式与实际存取的问题，进而查验元件的接脚是否有被正确的焊接，而没有漏焊或者是短路的现象。不过该标准提出至今时日已经相当久，对于业界人士来说，已经明显不能满足需求。因此，IEEE工作小组后来也再接再厉的提出了1149的延伸标准，大幅扩充了测试标准的适用范围。这些延伸标准包含了针对数码与类比网络混合系统中的可测试性问题而提出的1149.4、标准化背板测试与维护界面的1149.5及针对1149.4不足之处再行扩充的1149.6这三大项。

IEEE 1149.x标准家族介绍

■1149.1

IEEE 1149.1透过扫瞄链接将逻辑测试存取端子整合到电路内部，使电路的物理测试存取端子简化为5个独立于电路I/O讯号的接脚。子系统和系统环境中的电路在功能连接之外，都可以采用1149.1测试汇流排来进行测试连接。在整合电路中，除了原本就具备的功能模块以外，还要另外在IC颗粒的边界处附加扫瞄单元，称做边界扫瞄单元（BSC），以及测试存取端子的控制器（TAP Controller）。而测试时所需要的资料传输统一透过专属的通道。整个架构上的概念就是JTAG测试仪器利用一个4线的连接端子，将测试资料以串行方式由TDI（测试资料输入端）进入到边界扫瞄暂存器中，并且透过TMS（测试方式选择）来发送测试控制命令，并且经由TAP控制器来进行测试资料的加载，并且接收来自于TDO（测试资料输出端）的回应资料。


图说：符合IEEE 1149.1的JTAG测试仪器电气特性。（资料来源：IEEE）

■1149.4

过去1149.1主要是为了解决纯数码网络与混合系统中的数码结构部分的可测试性问题。由于芯片内各处理单元的连接并不一定是以简单的导线相连，有时也会透过电阻或电容等耦合方式，为了解决这类类比电路的测试问题，便制定了1149.4这个扩充标准。

1149.4基本上与1149.1的架构类似，同样也是在类比电路的边界增加了测试模块，并且设计了与测试相关的连接电路。而为了配合类比电路的测试需要，1149.4标准也另外新增了一组探测公开指令，界以对类比电路进行相关的测试与监控。

■1149.5

这个标准基本上与测试过程本身较无关连，而是基于整个测试部分所需用到的元件的统一连接标准，藉由此标准，来自各种不同厂商所设计出的测试设备，可以藉由同样的背板模块与维护界面，整合到单一可测试与可维护的子系统中。在讯号的定义上，与过去的1149.1也具有程度不等的共通性。不过1149.5有个关键性的改变，那就是讯号的传输变成基于封包架构，与过去1149.1完全不同。

■1149.6

这个延伸标准其实并不是由IEEE或相关组织起草的，而是在2001年时，由安捷伦与Cisco公司合组的特别工作小组，在制定先期定义之后，才转交给IEEE进行标准制定的任务。这个标准的定义为：提出一种兼容于现有1149.1标准，并支持交流耦合差动网络的标准。此标准开发的目的主要是为了满足交流耦合差动网络的边界扫描测试需求。透过阻塞直流电讯号，高速数码连接线路上的耦合电容可防止直流电压在接收器被检测到。 IEEE 1149.6标准的基本实现需要在信号路径驱动器中添加一个时脉产生器，它能发射单一脉冲或一列脉冲，这取决于被加载到 1149.1 指令暂存器中的 EXTEST_PULSE 或 EXTEST_TRAIN 指令。1149.6在克服信道中共模讯号干扰能力十分的强，因此也有助于提升测试准确度。

边界扫瞄测试的限制

由于边界扫瞄技术的架构是建立于串行资料传输之上，由于芯片的结构越来越复杂，测试过程所得的资料量也越来越庞大，因此测试速度与测试时间就成了测试过程中的重大问题。而在整个测试状态之下，系统将会承载远高于正常工作状态下的功耗，因此也有可能造成芯片的损坏，因此低功耗测试流程的研究也是重点之一，就目前来说，也已经有相当多的成功案例。

边界扫瞄机制提供了标准且完整的可测试性设计方法，而自从IEEE 1149相关标准出现以来，相关测试机制以及EDA设计软件的支持也都逐渐广泛。不过边界扫瞄测试的方式，对于整合性较高的芯片会较为有利，规模较小的芯片，采用旧式的结构化可测试性设计，反而有可能得到更为优秀的结果。

芯片可测试性设计的发展与结论

现在芯片时脉越来越高，采用高达GHz时脉的高速序列来传送资料已经成为日渐普遍的趋势，而当今超大规模的IC设计往往具有部分或全部SOC设计的特征：既存在逻辑电路，也存在储存单元，甚至包括一些设计可重复利用的的大型模块和嵌入式的处理器核心。选择正确的测试技术也就显得益发重要。边界扫描方法具有特别的优越性。不过是否要采用边界扫描，仍要取决于开发利用和制造过程中增加的成本费用。边界扫描必须和要求发现故障的时间，测试时间，进入市场的时间，适配器成本进行权衡，并尽可能节约成本。在许多情况下，将传统的在线测试方法和边界扫描方法混合的方案有时反而比单纯使用单一测试方法要来得有效率。