- 博客(1466)
- 资源 (27)
- 收藏
- 关注
原创 webassembly009 transformers.js 网页端侧推理 whisper-web transcriber & useTranscriber
webassembly009 transformers.js 网页端侧推理 whisper-web transcriber & useTranscriber
2025-02-17 15:00:00
830
原创 webassembly009 transformers.js 网页端侧推理 whisper-web的AudioManager组件
通过 useTranscriber() 获取到的 transcriber 对象作为 props 传递给 AudioManager 组件。这意味着 AudioManager 可以访问 transcriber 上的所有方法和属性,从而可以根据用户的交互(如选择文件、点击录音按钮等)来触发相应的音频处理操作。,用于处理音频转录过程,结合 Web Worker 和后台模型进行推理。代码实现了一个自定义的 React 钩子。
2025-02-16 15:00:00
339
原创 webassembly009 transformers.js 网页端侧推理 whisper-web
webassembly009 transformers.js 网页端侧推理 whisper-web
2025-02-15 19:00:00
238
原创 webassembly009 transformers.js 网页端侧推理 NLLB翻译模型
【代码】webassembly009 transformers.js 网页端侧推理 NLLB翻译模型。
2025-02-14 19:00:00
313
原创 nodejs 038: Js Worker线程消息传递 Worker.postMessage() & Worker.postMessage()
WorkerMain主线程发送消息主线程接收消息worker线程发送消息worker程接收消息。
2025-02-13 19:15:05
300
原创 fpga系列 HDL:Quartus II JTAG 间接配置文件 Indirect Configuration File (.jic)& AS模式烧录
fpga系列 HDL:Quartus II JTAG 间接配置文件 Indirect Configuration File (.jic)& AS模式烧录
2025-02-12 19:00:00
137
原创 高性能 :OpenAI Triton& torch.compile(add,backend=“inductor“) & torch生成Triton 内核代码+使用用户编写的Triton 内核
的行为、查看中间代码、诊断错误或性能问题。进行编译时,可以启用调试模式,以便分析。是一个环境变量,在使用。
2025-02-11 19:01:01
277
原创 高性能 :OpenAI Triton Open-source GPU programming Language LINUX 环境配置
【代码】高性能 :OpenAI Triton Open-source GPU programming Language LINUX 环境配置。
2025-02-10 15:00:00
751
原创 电路笔记(元器件):AD 5263数字电位计(暂记)
RWB系统上电时,游标位预设为中量程。上电后,VR游标位可通过三线式SPI或双线式I2C兼容型接口进行编程设置。RAB:A至B固定端接电阻可为20 kΩ、50 kΩ或200 kΩ。具体的电阻值可以通过器件型号的最后两位或三位数字来区分,例如20代表20 kΩ,50代表50 kΩ,200代表200 kΩ。为20 kΩ的版本。
2025-02-09 19:00:00
742
原创 电路笔记 : opa 运放失调电压&失调电流&输入偏置电流 + 反向放大器的平衡电阻 R3 = R1 // R2 以减小输出直流噪声
反向放大器的平衡电阻 R3 = R1 // R2 以减小输出直流噪声 + 平衡电阻R3推导公式
2025-02-08 19:00:00
759
原创 高性能 :DeepSeek-V3 inference 推理时反量化实现 fp8_cast_bf16
【代码】高性能 :DeepSeek-V3 inference 推理时反量化实现 fp8_cast_bf16。
2025-02-06 19:00:00
636
原创 fpga系列 HDL:FPGA实现双极性编码
是一种数字信号编码方式,用正、负和零三种电平表示二进制数据。常见双极性码包括AMI(Alternate Mark Inversion)码和HDB3(High-Density Bipolar 3)码。:用交替的正负电平表示“1”,“0”则用零电平表示。:在AMI基础上,通过插入特定的“破坏”脉冲来避免长串零电平,确保同步。
2025-02-05 15:00:00
394
原创 fpga系列 HDL:XILINX Vivado ZYNQ-7000 PS-PL数据交互 AXI4 实现笔记
https://gitee.com/wnagds/pl_read_write_ps_ddr/tree/master/pl_read_write_ps_ddr.srcs/sources_1注释掉top中的fifo_16x64和aq_axi_master。这个是我的(我的数据没有改变,我在其他示例项目中进行了测试,当使用PLL作为参考时钟时,数据调试时不会发生变化,这里先直接读取一下试试,看看PL端有没有写入成功,PS端代码如下。
2025-02-04 15:00:00
756
原创 fpga系列 HDL:XILINX Vivado 常见错误 “在线逻辑分析Debug时ALL_CLOCK没有选项”
fpga系列 HDL:XILINX Vivado 常见错误 “在线逻辑分析Debug时ALL_CLOCK没有选项”
2025-02-03 15:00:00
289
原创 fpga系列 HDL:Platform *** could not to be resolved to a valid platform please add the correct platform
fpga系列 HDL:Platform *** could not to be resolved to a valid platform please add the correct platform
2025-02-02 15:00:00
224
原创 fpga系列 HDL:XILINX Vivado ILA FPGA 在线逻辑分析
【代码】fpga系列 HDL:XILINX Vivado ILA FPGA 在线逻辑分析。
2025-02-01 15:00:00
310
原创 fpga系列 HDL:ERROR [BD 41-1356] Slave segment <____HP0_DDR_LOWOCM> is not assigned into address space
【代码】fpga系列 HDL:ERROR [BD 41-1356] Slave segment <____HP0_DDR_LOWOCM> is not assigned into address space。
2025-01-31 15:00:00
218
原创 fpga系列 硬件:FPGA VITIS PS端HELLO WORLD在 ZYNQ EBAZ4203板上实现
在Vitis嵌入式软件中,编写一个简单的 "Hello, World!",需要先用VIVADO导出硬件信息给VITIS,然后在VITIS中编写代码,进行JTAG烧录和UART输出查看
2025-01-30 15:00:00
1314
原创 fpga系列 HDL:XILINX Vivado Vitis 高层次综合(HLS) 实现 EBAZ板LED控制(下)
【代码】fpga系列 HDL:XILINX Vivado Vitis 高层次综合(HLS) 实现 EBAZ板LED控制(下)
2025-01-29 15:00:00
242
原创 fpga系列 HDL:XILINX Vivado Vitis 高层次综合(HLS) 实现 EBAZ板LED控制(上)
fpga系列 HDL:XILINX Vitis 高层次综合(HLS) 实现 EBAZ板LED控制,将C语言转换为HDL
2025-01-28 15:00:00
713
原创 fpga系列 HDL:XILINX Vivado Vitis HLS 笔记 参数接口综合 ap_none,ap_ovld,ap_ovld,ap_hs,ap_fifo
【代码】fpga系列 HDL:XILINX Vivado Vitis HLS 笔记 参数接口综合 ap_none,ap_ovld,ap_ovld,ap_hs,ap_fifo。
2025-01-27 15:00:00
368
原创 fpga系列 HDL:HLS 常见错误 ‘“fpga.address.interface“=“ap_fifo“‘ on a non-pointer argument
- **错误原因**:不能将流接口(`ap_fifo`)应用于普通的非指针类型数据。- **解决办法**:将参数设置为指针类型
2025-01-26 15:00:01
151
原创 fpga系列 HDL:XILINX Vivado Vitis HLS 笔记 函数接口综合 ap_ctrl_none,ap_ctrl_hs,ap_ctrl_chain 和s_axilite
在 **Vitis HLS**(High-Level Synthesis)中,块级接口类型用于指定模块的控制信号和通信方式,从而影响硬件实现时的控制逻辑、时序以及数据传输方式。Vitis HLS 使用以下接口类型 `ap_ctrl_none,ap_ctrl_hs,ap_ctrl_chain 和s_axilite`来指定 RTL IP 是否使用模块级握手信号实现。
2025-01-25 19:00:00
1046
原创 fpga系列 HDL:verilog 常见错误与Fitter Error (170064): Node “ “ of type Register cell has no legal location
【代码】fpga系列: HDLverilog 常见错误与Fitter Error (170064): Node “ “ of type Register cell has no legal location。
2025-01-24 19:00:00
170
原创 【github 使用相关】提交pr和commit message Conventional Commits 规范 & 代码提交的描述该写什么?
【github 使用相关】提交pr和commit message Conventional Commits 规范 & 代码提交的描述该写什么?
2025-01-23 19:00:00
2046
原创 fpga系列 HDL:verilog 常见错误与注意事项 quartus13 bug 初始失效 reg *** = 1;
【代码】fpga系列 HDL:verilog 常见错误与注意事项 quartus13 bug 初始失效 reg *** = 1;
2025-01-22 19:00:03
1089
原创 fpga系列 硬件:FPGA 最小系统参考图与图释+Zynq-7010 最小系统&&Zynq-7010 启动配置
FPGA最小系统是指能够使FPGA正常工作的最简化配置。包括稳定的多路电压,时钟,启动配置系统和复位系统组成
2025-01-21 19:00:00
1119
原创 图片速览 NeRF: Representing Scenes as Neural Radiance Fields for View Synthesis
NeRF 的神经网络部分(图中的(a)到(b))用于从给定的光线信息(位置和方向)计算颜色和密度。图中的(c)为体积渲染,体积渲染(Volume Rendering)来从神经网络的输出生成图像。
2025-01-20 19:50:09
734
原创 【github 使用相关】GitHub Desktop桌面端基础操作 WIP 分支 提交pr
**WIP** 是 "Work In Progress"(进行中的工作)的缩写,WIP分支通常用来存放尚未完成或不稳定的代码,开发者可在WIP进行实验逐步完成某项功能、进行团队开发、修复重要BUG和多任务处理。
2025-01-19 19:00:00
287
原创 电路笔记(通信模块): 基于ESP32-S3实现的XVC(Xilinx Virtual Cable) JTAG下载器硬件
【代码】电路笔记(通信模块): 基于ESP32-S3实现的XVC(Xilinx Virtual Cable) JTAG下载器硬件。
2025-01-18 19:00:00
422
原创 电路笔记(信号):Python 滤波器设计分析工具pyfda
一个系统或滤波器如果具有线性相位特性,则其相频响应ϕωϕωϕω−τωconstantϕω−τωconstantω\omegaω是角频率。τ\tauτ是常数,代表群延迟(Group Delay),即所有频率成分经历的相同时间延迟。“constant” 是一个与频率无关的相移量,通常可以忽略不计,因为它不会影响群延迟。
2025-01-17 19:00:00
1017
原创 fpga系列 HDL:Quartus II SignalTap的Create Signal Tap List File功能
【代码】fpga系列 HDL:Quartus II SignalTap的Create Signal Tap List File功能。
2025-01-16 19:00:00
697
原创 nodejs 037: 前端新手教程使用引导库 Intro.js
Intro.js是一个流行的引导库,用于提供步进式的新手教程。它可以帮助你创建用户引导,展示一些步骤和提示,逐步引导用户了解应用程序的功能。
2025-01-15 19:00:00
328
原创 【电路笔记 TMS320***DSP】CCS 使用 全局搜索、代码折叠、示波器功能、调试数据保存
【电路笔记 TMS320***DSP】CCS 使用 全局搜索、代码折叠、示波器功能、调试数据保存
2025-01-14 19:00:00
242
原创 图片速览 difflogic: Deep Differentiable Logic Gate Networks 可微分逻辑门网络
近年来,研究越来越集中于高效神经网络。本研究探索用于机器学习任务的逻辑门网络。由于具有签名 $f : \{0,1\} \times \{0,1\} \rightarrow \{0,1\}$的函数总共有 16 种,每个神经元执行的操作信息可以仅用 4 位编码表示(见Table 1)。目标是学习这些 16 种操作中哪一种对每个神经元来说是最优的。
2025-01-12 15:00:00
898
原创 【电路笔记 通信】以太网芯片W5300、W5500相关资料 选型指导、数据手册、硬件资料、交互控制代码资料
【代码】【电路笔记 通信】以太网芯片W5300、W5500相关资料 选型指导、数据手册、硬件资料、交互控制代码资料。
2025-01-11 19:00:00
758
原创 【电路笔记 TMS320C6***DSP】C6748 EDMA3配置笔记 寄存器配置+影子通道寄存器+配置示例
【代码】【电路笔记 TMS320C6***DSP】C6748 EDMA3配置笔记 寄存器配置+影子通道寄存器+配置示例。
2025-01-10 19:00:00
943
原创 【电路笔记 TMS320C6***DSP】C6748EDMA 初始化函数 EDMA3Init(0x01C00000, 0);的实现细节
【代码】YWC【电路笔记 TMS320C6***DSP】C6748EDMA 初始化函数 EDMA3Init(0x01C00000, 0);的实现细节。
2025-01-09 19:00:00
557
python的奇怪的库.rar
2021-03-17
wangluobiancheng.rar
2020-12-30
winterwell.markdown_0.2.3.jar
2020-07-31
orb.rar-python+opencv的orb算法,打包好的exe
2020-07-29
gestures-android手势识别两个对勾手势 OnGestureListener手势识别
2020-07-28
LoveStudy-master.zip
2020-07-26
pylzma-0.5.0-cp38-cp38-win_amd64.whl
2020-07-26
AITHINKER-ESP8266-SDK-v2.0.rar
2020-07-25
tensorcalculus1603.01660.pdf
2020-07-25
GTM004.A.Course.in.Homological.Algebra.-.P.J.Hilton,U.Stammbach.pdf
2020-07-24
GTM003.Topological.Vector.Spaces.-Helmut.H..Schaefer (1).pdf
2020-07-24
cudnn-linux-x86-64-8.9.1.23-cuda12-archive.tar.xz
2023-05-15
PoseforEveryting的github代码
2022-11-15
语义标注https://github.com/StevenLiuWen/sRNN_TSC_Anomaly_Detection/i
2022-08-15
https://blog.csdn.net/ResumeProject/article/details/123292963
2022-05-22
samba.iso lunixsamba服务器
2021-03-22
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人