数字逻辑复习(Wust)

最新推荐文章于 2024-02-26 16:11:58 发布

PengYuYan__

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第1章.基础知识

数字信号与模拟信号

反映模拟量的信号是模拟信号，模拟量是自然界中取值连续的物理量，如变化的压力，温度，速度等。
反映数字量的信号叫数字信号，数字量是取值不连续的物理量。

常用进制及其转换

原码、反码、补码

原码为某数的二进制数。
反码：正数为本身，负数为它位数的最大值-1加上它。
补码：正数为本身，负数为它位数+1的位数最大值加商它。

常用编码

二-十进制编码是用四位二进制代码表示十进制的编码方式，也称BCD编码(Binary Coded Decimal)码。
常用BCD码有3种有权码8421码，5421码，2421码。2种无权码余3码，余3循环码。
8421即常见的四位二进制数。
5421的最高位的值为5，特点是十进制数0_{4的最高位都为0，5}9最高位都为1。
2421的最高位的值为2，特点是关于9自补，如9 (1111)与0 (0000)互补，相加为9。8 (1110)与1 (0001)互补，相加为9。
余3码是一种无权码，所谓无权码就是指找不到一组权值，满足所有码字。余3码为对应8421码加3得到。特点是反码关于9自补，如0011是0的余3码，其反码1100是9的余3码。
格雷码：四位数有16种排列组合，可表示0~15。每两个相邻数之间仅有一位状态不同，如0001表示1，0011表示2。
余3循环码是格雷码去掉前3组，后3组的码得到。

第2章.逻辑代数基础

逻辑变量与逻辑函数

通常用0表示低电平，1表示高电平，这称为正逻辑电路，反之则为负逻辑电路。
‘·’表示与运算，‘+’表示或运算，‘⊕’表示异或运算，‘⊙’表示同或。

基本公式

在这里插入图片描述

重点：反演律

常用公式

序号	举例	说明
1	A+AB=A	吸收法
2	A+ $\overline{A}$ B=A+B	消因子法
3	A $\overline{B}$ +AB=A	并项法
4	AB+ $\overline{A}$ C+BC=AB+ $\overline{A}$ C	消项法
5	$\overline{AB+\overline{A}C}$ =A $\overline{B}$ + $\overline{A}$ $\overline{C}$	求反函数法

等式的基本规则

代入规则：在任一逻辑等式中，如果将等式两边所有出现的某一变量都代之以一个逻辑函数，则此等式仍然成立，这一规则称之为代入规则。
反演规则：已知一逻辑函数F，求其反函数时，只要将原函数F中所有的原变量变为反变量，反变量变为原变量；“＋”变为“ * ”、“ * ”变为“＋”；“0”变为“1”；“1”变为“0”。这就是逻辑函数的反演规则。
即：所有的都反。
对偶规则：已知一逻辑函数F，只要将原函数F中所有的“＋”变为“ * ”、“ * ”变为“＋”；“0”变为“1”；“1”变为“0”，而变量保持不变、原函数的运算先后顺序保持不变，那么就可以得到一个新函数，这新函数就是对偶函数F’。
即：只反运算符和常量，不反变量。

逻辑函数表达方式

真值表
表达式
逻辑图
卡诺图
波形图

常用的逻辑函数表达式

与或法

先与在或，或者说“先乘再加”，每一个乘项都是最小项，用m表示。
最小项：包含了该逻辑函数的全部变量，而且每个变量或者其反变量都只出现一次。
逻辑相邻项：两个个最小项,只有一个变量的形式不同,其余的都相同。根据并项法公式：逻辑相邻的最小项可以合并。
任意两个不同最小项相与等于0。
所有最小项相加等于1。
标准与或式：如F(A,B,C)=m $_{3}$ +m $_{5}$ +m $_{6}$ +m $_{7}$ = $\sum$ m(3,5,6,7)= $\sum{}$ (3,5,6,7)。

或与法

先或再与，或者说“先加再乘”，每个加项都是最大项，用M表示。
任意两个最大项相加等于1。
所有最大项相乘等于0。
标准或与式：如F(A,B,C)=M $_{0}$ +M $_{1}$ +M $_{2}$ +M $_{4}$ = $\prod{}$ (0,1,2,4)。

逻辑函数的化简方法

①用上述提到的常用公式：并项法，吸收法，消去法，配项法，来消去无关项。

②卡诺图法化简：利用最小项逻辑相邻项可合并的特性，圈出卡诺图中紧挨的项。步骤：

画出卡诺图
圈出1,2,4,8,16…个紧挨的为"1"的方格，为了充分化简，同一个1可出现在多个圈中，但新的圈必须有未被圈的1，否则无意义（找孤立，找唯一，最大圈）。
将合并化简后的各与项进行逻辑或，便为所求的逻辑函数的最简与-或式。

ps:卡诺图化简具有简单直观的优点，但在逻辑变量多于5个时就失去了此有点，所以仅适用于5个以下变量的逻辑函数的化简。

第3章.逻辑门电路

提要

在数字逻辑电路中具有逻辑运算功能的电路称为逻辑门电路，逻辑门电路分为：集成电路逻辑门，分立元件逻辑门。
把门电路中所有元器件及其连接导线制作在同一块半导体基片上所构成的电路称为集成逻辑门电路，目前实际使用的逻辑门电路均属于此类。
TTL中：高电平：H表示，TTL中2~5V被认为高电平。
TTL中：低电平：L表示，TTL中0~0.8V被认为低电平。
CMOS：高电平接近电源电压，低电平接近0V。
CMOS特点：①输出端不能直接连在一起，否则互补的MOS管会形成低阻通路，造成电源短路。 ②所有不用的输入端不能悬空，否则极易受外界噪声影响，破坏正常电路。
TTL特点：①与非门，输入端接下拉电阻<0.7kΩ时，相当于接入低电平，其余相当于接入高电平。 ②允许悬空，悬空相当于接入高电平。 ③门输出状态有高电平、低电平、高阻态(三态门使能端无效时输出,三态门中有个倒三角▽)。

第4章.组合逻辑基础

组合逻辑电路分析

写出输出F的逻辑表达式，并化成与或式。
分析此电路的逻辑功能。
根据输入A，B的波形，画出输出F的波形。

组合逻辑电路设计

列出真值表。
写出表达式并化简。
画出电路图。

竞争-冒险

产生原因

竞争冒险是由于电路中存在延时产生的。
竞争是指两个输入信号从不同电平同时向相反电平跳变的现象，有竞争存在不一定产生竞争-冒险。

判断方法

表达式法，如果某个变量同时以原变量和反变量的形式出现在表达式中时，则可能产生竞争-冒险。
卡诺图法，若两个卡诺圈相切而不相交，则有可能产生竞争-冒险。
软件仿真法。

消除方法

增加冗余项，找到卡诺圈相切的部分，F与上这部分即可消除竞争-冒险。
在输出端接入滤波电容，由于竞争-冒险而产生的尖峰脉冲时间很短，通常在几十纳秒以内，加上滤波电容后可以将脉冲的幅度削弱到门电路的阈值以下，
引入选通脉冲，主要是对输出门加以控制，使其在输入信号稳定后有选择地产生逻辑输出。对于不同的输出门，选通信号的形式不同。对与性质门，必须采用正脉冲作为选通信号。对于或性质门，必须采用负脉冲形式。从而达到在选通信号无效时，封锁输出门。

Verilog HDL编程入门

Verilog程序中的语句有顺序语句和并行语句。
…

第5章.组合逻辑电路

译码器

二进制译码器（74138）

此类译码器有n个输入端，最多有2 $^{n}$ 个输出端。
2线-4线译码器：74HC139。
3线-8线译码器：74HC138。
4线-16线译码器：74HC154。
E为使能端，ABC…为输入端，Y $_{i}$ 为输出端。
Y $_{i}$ = $\overline{m_{i}}$ ，对3线-8线，E1高电平有效，E2,E3低电平有效。

二-十进制译码器

4线-10线译码器，如74HC42.
输入4位BCD码，输出端为低电平有效，如输入1001，值为9，Y $_{9}$ 被选择，输出0。

半导体数码管和七段字形译码器

半导体数码管

用7个条形发光二极管排列形成8字形来显示数组，故称七段数码管。
分为共阳极，共阴极，两种。共阳极的七个二极管的阳极连接在一起形成公共端，显示时，需要公共端为高电平。共阴极的七个的阴极连接在一起形成公共端，需要公共端为低电平。

七段字形译码器（7448）

作用：将BCD码翻译成字形码。
共阳极：7447，74LS247。
共阴极：7448，74LS248。
7448比74248的6和9做了上下两横。
输入端：ABCD。高电平有效。
输出端：QA，QB，…QG。7448的为高电平有效。
LT端：Lamp Test，用来测试，低电平有效，它取0，BI端取1时，七个端全亮，即显示8；
BI端：Blanking Input，用来控制数码管的熄灭，低电平有效，取0时，7448的输出全是低电平，从而数码管熄灭。
RBI端：灭0输入，熄灭不需要显示的0，低电平有效，如ABCD均为0时，RBI为0可使数码管的0熄灭。
RBO端：灭0输出，与BI共一条引脚，低电平有效，当要显示多位数字如四位数时，若千位的0不必要，可将RBO接百位的RBI，百位的RBO接十位的RBI，使得高位的0不显示。

编码器

输入信号个数N<=2 $^{n}$ ，n为输出端个数。

二进制编码器

根据输入信号是否互斥，可分为互斥编码器和优先编码器。
互斥编码器：任何时刻只有一个输入信号有效。
优先编码器：输入的有效信号可有多个，但编码器只对优先级最高的一个信号进行编码。

二进制优先编码器（74148）

74HC148是8线-3线二进制优先编码器的一种。
使能端：E $_{0}$ 为使能输出，高电平有效，E $_{1}$ 为使能输入，低电平有效，为1时禁止编码。
输入端：0~7引脚，低电平有效，7级别最高，0最低。
输出端：A $_{0}$ ~A $_{2}$ ，输出编码为反码形式。
拓展端：G $_{s}$ ，低电平有效，表示输入的编码有效。
举例：E $_{1}$ =1表示能够输入，I $_{7}$ ，I $_{3}$ 都等于0，因为7的优先级高，所以7被选择，存在有效编码，E $_{0}$ =0，G $_{s}$ =0，输出7的反码形式000。

二-十进制编码器（74147）

输入端：1~9九个引脚，低电平有效，同为优先选择。
输出端：Q $_{0}$ ~Q $_{3}$ 四个引脚表示对应的BCD码，同为反码形式，当无有效输入时，输出1111，表示0，所以省略了0号引脚。

数据选择器

从多路输入中选择一路送到输出端，多选一入，一出，所以也叫多路开关。

选择端：ABC…
输入端：X $_{0}$ ~X $_{i}$ …
使能端：E，低电平有效。
常见有：4个二选一74157，双四选一74153，八选一74151.
八选一的函数表达式：F= $\overline{E}$ $\sum(m$ $_{i}$ X $_{i}$ ),Xi为第i路数据输入。

数据分配器

一路输入，从多路输出中选择一路输出，一入，多选一出。

3-8译码器74138可作为一个数据分配器，E1E2使能，E3接数据输入端，ABC为地址选择端。

数值比较电路

用来比较两个数值是否相等或者大小的电路。

比较原理

设四位二进制数A=A $_{1}$ A $_{2}$ A $_{3}$ A $_{4}$ ，B=B $_{1}$ B $_{2}$ B $_{3}$ B $_{4}$ ，比较两数大小，从高位依次比较到低位。

4位比较器（7485）

74HC85输入端：A $_{0}$ _{A$_{3}$，B$_{0}$}B $_{3}$ 。
为了更多位的比较，电路引入了级联输入端：A<B，A=B，A>B。
输出端：QA<B，三种，高电平有效。

在这里插入图片描述

算术运算电路

二进制加法器

按相加过程中进位方法的不同，可分为串行进位加法器，并行（先行）进位加法器。

串行进位加法器

低位全加器运算产生的进位输出作为高位全加器的进位输入。

优点：电路简单。缺点：运算速度较慢。

并行进位加法器（74283）

在串行基础上引入了P $_{i}$ ，A $_{i}$ 和B $_{i}$ 是全加器的数据输入，C $_{i}$ 是低位的进位输入，C $_{i+1}$ 是本位向高位的进位。

当本位的A，B都为1时一定会向高位进位，所以P $_{i}$ =A $_{i}$ 异或B $_{i}$ ，C $_{i+1}$ =G $_{i}$ +P $_{i}$ C $_{i}$ 。

在这里插入图片描述

74HC283就是基于这一思想设计而成。
输入端：A0_A3，B0B3，C0是最低位的进位端。
输出端：S0~S3，C4是最高位的进位端。

二进制减法器

在这里插入图片描述

奇偶校验电路（74280）

在待发送的有效数据位之外再增加一位奇偶校验位构成传输码，使整个传输码中含1的个数为奇数（奇校验）或偶数（偶校验）。在接收端再通过检验1的个数是否一致来判断传输中是否发生错误。

常见的集成电路奇偶发生器/校验器有74180，74HC280等。
以74280为例，D $_{0}$ ~D $_{8}$ 为数据输入端，其中1的个数为奇数时ODD输出0，EVEN输出1，为偶数个时相反。

第6章.时序逻辑基础

提要

特点：①电路中一定含有存储元件，其典型结构是触发器。 ②存储元件的输出与电路的输出存在反馈连接。

驱动方程：Z(t $_{n}$ )=G( X(t $_{n}$ )Q(t $_{n}$ ) )

状态方程：Q(t $_{n}$ )=H( Z(t $_{n}$ )Q(t $_{n}$ ) )

输出方程：Y(t $_{n}$ )=F( X(t $_{n}$ )Q(t $_{n}$ ) )

表示方法

逻辑方程式，用驱动，状态，输出方程式来表示。
状态转换表：表头是现态，次态/输出，输入。
状态转换图，圆圈内是状态，箭头上是X/Y(X是输入，Y是输出)。
时序波形图。

触发器

当它被特定信号触发时，输出变化，触发器的输出是由当前状态和当前输入决定的。

触发信号包括：电平触发，主从触发，边沿触发。

电平触发：不同的电平触发不同的功能。
主从触发：内部有主从两个触发器，在一个完整时钟脉冲内，主RS触发器的输出状态只能改变一次，相比较电平触发，消除了空翻现象。
边沿触发：CP上升或下降时触发，三角为上升沿触发，圆为下降沿触发。相比较其它触发，提高了抗干扰能力。

在这里插入图片描述

触发器分类

①RS触发器

在这里插入图片描述

R端：复位端，低电平有效。
S端：置1端，低电平有效。
两端不能同时有效。

②D触发器

D触发器是对RS触发器的改进，在RS端都加了反相器，只在S端输入信号。

方程：Q $^{n+1}$ =D

③JK触发器与T触发器

在这里插入图片描述

JK触发器是RS触发器的输出Q引回到输入端作为附加控制信号构成的。
J，K均为高电平有效，J置1，K置0。同时有效则翻转，同时无效则保持。
T触发器是JK输入相同时构成的。
触发器之间可转换。

集成触发器及其参数

早期的触发器种类繁多，后来逐渐归并成JK和D触发器两大类。

为了给触发器设置确定的初始状态，集成触发器引入了除受时钟CP控制的激励输入端JK，D外，还设置了优先级更高的异步置位端SET和异步复位端CLR，它们有效时，时钟和激励信号都不起作用。此两端不可同时有效，只有当此两端都无效时，时钟和激励端才开始正常工作。

集成JK，常见有74LS72（主从结构），有三个J，三个K，三者为与关系输入，S端为异步置位端，R端为异步复位端。74LS112（边沿结构）等等。
集成D，常见74LS74，等。

分析步骤

写出驱动方程及输出方程。
求各触发器的状态方程。
列出状态转换真值表，画出状态转换图。
根据状态转换图，确定逻辑功能。

设计步骤

画出原始状态转换图（表）。
状态化简。
状态编码，画出编码后的图，并选择触发器。
求驱动方程和输出方程。
检查电路能否自启动。
画出逻辑电路图。

第7章.时序逻辑电路

寄存器（74175）

通常用n个触发器和附加的逻辑门构成n位寄存器。n个触发器用于储存n位二进制信息。

74LS175是由4个D触发器构成的并行输入，并行输出的4位寄存器。
74174是一个6位数码寄存器。

锁存器（74373）

锁存器能够实现对输入数据的锁存。

74LS373是一个三态输出的8位锁存器。
输入使能端：LE，当LE=1时，Q $_{0}$ _{Q$_{7}$的状态随D$_{0}$}D $_{7}$ 变化。当使能关闭，即LE变为0的瞬间，D的输入状态被锁存到Q端。
输出使能端： $\overline{OE}$ ，低电平使能，当不使能时，输出高阻态。