msp430f5438时钟系统

时钟模块总览：

 

这是MSP430X5XX的时钟系统框图。乍一看很复杂，不过简化之后就清楚多了

 

 

整个系统主要分为左右两大块，左边是时钟源模块，右边是时钟调整模块。
左边的模块——XT1、内建时钟（DCO）、XT2用来产生时钟源，也就是右边最终输出的时钟信号的基准信号。
而时钟调整模块负责将源时钟信号选通、分频输出成系统使用的三大时钟信号——MCLK，ACLK和SMCLK，分别是系统的主时钟（供CPU使用），辅助时钟（可给外设模块使用，也可以从管脚引出），子系统时钟（外设模块时钟，可从管教引出）。

2. 调整模块

调整模块的主要工作分为两步：选通、分频。ACLK调整模块如下图所示

左端进线是源时钟信号。红色标出来的是XT1CLK信号。由图易知，XT1CLK要变成ACLK信号，需要经过两次选通，一次分频，也就是我红色标出来的路径。第一个选通器可通过设置SELA来控制，分频器可以通过设置DIVA来控制，正常工作的时候，最后一个选通器总是打开的，这里不讨论。换言之，要想设置ACLK，我们只需要配置SELA和DIVA。例如，如果我们希望ACLK是XT1CLK的2分频的话，需要设置SELA={0}，