Pual_Georg的博客

原创 杜勇书籍摘抄

由于A/D接口和D/A接口的数字信号均为无符号数，而在FPGA上进行数字信号处理时，如滤波器处理，通常需要处理有符号数，因此在程序中要进行有符号数和无符号数之间的转换。A/D接口和D/A接口实例的Verilog HDL程序代码如下：”

原创 偏移二进制码

以。

原创 自恢复保险丝FB

自恢复保险丝里，

原创 USB的驱动能力

原创 阻抗相关问题

射频线的特征阻抗为50欧姆，但是电阻实测0欧姆。

原创 芯片手册解读

2.给出了逻辑高低的识别门限：并不是大于100mv和小于-100mv就识别不到了——而是大于100mv和小于-100mv都可以识别到，手册的意思仅仅代表门限节点而已，完全可以在进入门限后的其他电压值被识别。2.这段时间是由主控把控的，手册的意思是它能保证在1.3-1.5之间正常，完全主控可以把访问时间拉长再去访问（加大余量），但是该时间一定不能小于1.3us，手册没有写，他就不敢保证了。

原创 模拟地和数字地的连接方式

一：单点相连就没问题（电流只能往一边流，假设往模拟地流），只要模拟区域没有电压波动，数字地的干扰就影响不到模拟地。二：一定不能多点接地（形成环路，模拟低就会有电平波动）

原创 晶振电路匹配

原创 ADC不同类型

假设某基准30ppm/K，系统在20~70度之间工作，温度跨度50度，那么，会引起基准电压30*50=1500ppm的漂移，从而带来0.15%的误差。器件在所有的数值点上对应的模拟值，和真实值之间误差最大的那一点的误差值。也就是，输出数值偏离线性最大的距离，INL有时也简称为转换器的线性度（也有的器件手册用 Linearity error）。一把分辨率1毫米的尺子，相邻两刻度之间也不可能都是1毫米整，DNL值如果大于1，那么这个ADC甚至不能保证是单调的，输入电压增大，在某个点数值反而会减小。

原创 实操iic时序

原创 Xilinx FPGA I/O设置

KEEPER 表示启用内部总线保持电路（Bus-Keeper）。当引脚未被主动驱动（处于高阻态或悬空状态）时，该电路会自动将引脚电平保持在最近一次驱动的逻辑电平（0 或 1），防止信号因悬空而波动或引入噪声。当 输入为无效 信号的时候 ，可以通过上拉（ PULLUP）电阻 和下拉 (PULLDOWN)电阻的方式使其处于稳定状态。NONE 表示不启用任何内部保持电路、上拉（PULLUP）或下拉（PULLDOWN）电阻。引脚在未被驱动时会处于高阻态（悬空），电平可能受外部电路或噪声影响。

原创 防护静电的一些措施

1.静电抑制二极管：BDFN10A054R（一般连接到对外接口上）2.加100pf的电容到地。

原创 电机相关知识

二：步进电机：能精准走定位,无反馈信号给主控。一：伺服电机：能精准走定位，有反馈给主控。1.无刷电机（寿命较长），转速好控制。三：普通电机：只能启动和停止。2.有刷电机（寿命较短）。

原创 晶体管相关知识点

一：分类为PNP 和NPN。

原创 PCB规则

2.在1盎司的铜厚上过1A电流需要，1mm（40mil）的线宽。

原创 LED的下拉电阻选择

1.选择4.7k就可以针对高亮的（uA级别的），普亮的led（驱动电流MA级别。

原创 Mbps转换关系

单位，指每秒传输的位（比特）数量。1Mbps代表每秒传输1,000,000位（bit），即每秒传输的数据量为：1,000,000/8=125,000Byte/s。Mbps是megabits per second的缩写，是一种。

原创 BD报错及经验解决

2.报严重警告（RUSER/WUSER_WIDTH of s00_axi must be integer number of bits per byte of RDATA/WDATA）：这个无关使用，也可按提示双击axi 主模块修改到4个字节或者8个字节。1.分布地址错误（map adress）：关注axi主从模块，看桥接是否出错。

原创 arm 入坑笔记

4.采用小端存储模式eg：要存储0x123456的数据，小端是这样存储的0x0000_0001存储56，0x0000_0002存储34，0x0000_0003存储56，5.在4GB空间的地址范围，被划分成了8个512MB的空间，每个空间负责功能的不一样，具体可查。内部模块寄存器（0x4000_0000~0x5fff_ffff）3.32bit地址空间：0~2^32=4GB寻址空间及（0-FFFF_FFFF）也是4GB容量。6.基本编程方法：a.基于寄存器，b.基于标准库c.基于HAL库（abc逐步封装）

原创 ad9361未解之谜

4.需检查输入时钟信号的peak-to-peak是否为1.3v（1.3v能保证性能最好）2.镜像干扰——iq相位不匹配？1.三角波是否可以作为扫频波形。

原创 深入理解IQ混频（基于ad9361架构）

在图1中，FIN被设置为基带频率为1 MHz的FBB，FLO被设置为本振频率为500 MHz的F LO。仔细审视混频器输出，我们观察到： LO频率加输入频率的信号是同相的，但LO频率减输入频率的信号是异相的。如果变更配置使得Q信号比I信号超前90°，那么可以预期会有类似的相加和相消，但在这种情况下，所有信号将出现在LO的左测。从数学的表达式中可以看出，在输入信号和本振信号为理想信号时（(及CB和Clo都为零时)），对于输出信号Fout只有FIN + FLO以及FIN – FLO两个信号，

原创 调试adc看低噪是否高的公式其实就是数学上的标准差步骤：均值（或者期望），方差，均方差，标准差

调试adc看低噪是否高的公式其实就是数学上的标准差步骤：均值（或者期望），方差，均方差，标准差。

原创 matlab和system generate版本对应

原创 频谱仪最好不要测lvcoms 的方波时钟信号

1.会出来谐波，实际并不存在。

原创 vivado的仿真相关知识点

1.RTL级行为仿真：一种在综合和实现前用来验证设计的方法，主要用来检测模块的功能是否符合要求。2.综合后仿真：综合后使用网表进行仿真，以验证综合后设计是否满足要求，包括时序仿真和功能仿真。3.实现后仿真：布线实现后进行功能仿真和时序仿真，接近真实的运行情况。

原创 verilog自动截位

原创 FPGA_AD9361(2)

1.参考网站。

原创 DSP数的运算

18923的实际值是18923/2^12 = 4.619873046875 和实际的结果 4.62相差0.000126953125，对于一般的计算已经足够精确了。用Q12来计算2.1 * 2.2，先把2.1 2.2转换为Q12定点小数。1.Q12的含义：小数点之后有12位叫做。3.二进制小数如何转换为十进制数。

原创 ila抓取的信号出现被拆分的情况

2.最可能是把参数加入进去了如图——————实测他会对其他信号产生影响。1.设置keep等都无效时候。

原创 fpga驱动i2c

原创 define

endif

原创 fpga驱动flash

一.flash的驱动指令步骤。

原创 方差和标准差哪些事儿

在概率论与数理统计中，方差用来度量随机变量和其数学期望（即均值）之间的偏离程度。方差是各个数据与平均数之差的平方和的平均数,即: s=(1/n)[(x1-x_)^2 +(x2-x_)^2 +…+(xn-x_)^2]其中，x_表示样本的平均数，n表示样本的数量，xn表示个体，而s就表示方差。2.标准差（方差开平方）

原创 混频器实现上变频和下变频

1.结构实际是乘法器。

原创 接地设计那些事

1.2.

原创 二极管那些事儿

1.开关速度第一，因为其反向回复时间10ns左右，原因是肖特基结更薄。2.对高压阻抗低约0.5Ω，相当于断路，避免烧毁后级电路。3.由于肖特基结更薄，压降只有0.3-0.4v压降。2.但是反向耐压牛逼于肖特基，大约1000v左右。1.开关速度逊色于肖特基，大约100ns左右。二.普通二极管（eg:1N4007）2.缺点反向耐压低，100V左右。五：瞬态抑制二极管——TVS。1.对低压阻抗大，相当于开路。五：齐纳二极管（稳压二极管）一.发光二极管（LED）1.压降很大（2~3v）3.一般压降0.7v。

原创 复制原始工程的design bd块

（2）把design_1文件夹放置在新工程的工程文件夹的上一层（或者其他位置），不可放在同一层级（有尾缀为xpr的文件夹），否则导入报错。上述两种都可以备份bd file，当然第一种可能简单一点，但是从文件占用存储空间来考虑，第二种tcl文件所占空间要小得多。（1）在打开bd设计的前提下，在原工程中tcl控制台导出bd的tcl文件。（1）对于原工程生成好的bd文件夹位于如下，复制design_1文件夹。（3）像添加源文件一样，可以直接把design_1文件夹导入即可。（2）复制此tcl文件到任意文件夹下。

原创 原理图那些事

1.usb2.0基本能保证500mA的驱动电流。

原创 磁珠与电感那些事

①阻抗：磁珠阻抗是在100MHz时测得的阻抗所确定的。阻抗越大，抑制噪声的效果越好，我理解为阻抗越大，消耗在阻抗上的能量则越大，更容易让噪声以热量形式散出，从而达到抑制效果。直流电路中，要注意防止DCR过大，导致信号衰减，例如5V 500mA的电源，经过一个DCR=1R的磁珠时，电压会衰减500mA*1R=0.5V，要注意后级电路对于输入电源的要求。100MHz在某种意义上只是一个标准，此频率并不是磁珠阻抗最大的时刻，因为磁珠在实际的应用中，随着频率的改变，随着电流的变化，阻抗都会相应的发生变化。

原创 硬盘的协议，接口，总线

1.NVMe是一种Host与SSD之间通讯的协议，它在协议栈中隶属高层——在三国的话，NVMe就是诸葛亮的角色，军师设计好计谋，就交由手下五虎大将去执行——虎将PCIe去完成任何命令。SATA3.0 可以达到600MBps的速度，即6Gbps；虽然NVMe的命令可能可以由别的接口协议完成，但NVMe与PCIe合作形成的战斗力无疑是最强。4.现在很多SSD都开始使用PCIe接口——为了追求速度更快，上限速度就是pcie的接口速度。AHCI和SATA的组合犹如刘备去指挥虎将PCIe——垃圾。