ModelSim仿真报错：** Error (suppressible): (vsim-3053) prj/../testbench/Top_CPLD_tb.v(45)

已于 2022-02-17 19:44:16 修改
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分类专栏： fpga 文章标签： fpga verilog fpga开发
于 2022-02-17 19:41:36 首次发布
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本文链接：https://blog.csdn.net/QWEDF88/article/details/122978989
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Quartus版本18.0，modelsim版本10.7。

用modelsim进行功能仿真发现了上述错误。看到网上还没有相似的解释。所以开一帖来记录一下。

检查testbench代码之后发现原来是模块内部连线应该定义为wire型，不应该定义为reg型。

修改过后，经过测试功能仿真及时序仿真都可以正常运行。

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