算术逻辑单元 (计组学习笔记)

本文详细介绍了运算器中的关键组件——算术逻辑单元(ALU),包括其基本组成如全加器、串行加法器和并行加法器的工作原理。讨论了ALU的改进,特别是快速进位和先行进位的概念,这些优化对于提升计算速度至关重要。同时,提到了CU控制单元在ALU操作中的作用,以及整个改进过程和总结。
摘要由CSDN通过智能技术生成

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算术逻辑单元

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  • M = 0 为 算术运算 M = 1 为逻辑运算 X 为寄存器

运算器的组成

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全加器

  • 一位全加器 (三输入两输出
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串行加法器

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并行加法器

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  • 串行进位又称为行波进位,每一级进位直接依赖于前一级的进位,即进位信号是逐级形成的

加法器 ALU 改进 (了解)

快速进位

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先行进位

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ALU 优化

CU 控制单元

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改进路程

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总结

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实验一 算术逻辑单元 1. 实验目的 (1) 掌握运算器的工作原理。 (2) 验证运算器的功能 2. 实验要求 (1)基本要求 设计一个4位的算术逻辑单元,满足以下要求。 ①4位算术逻辑单元能够进行下列运算:加法、减法、加1、减1、与、或、非和传递。用3位操作码进行运算,控制方式如下表所示。 运算操作码     运   算 对标识位Z和C的影响 000 result ←A+B 影响标志位Z和C 001 result ←A+1 影响标志位Z和C 010 result ←A-B 影响标志位Z和C 011 result ←A-1 影响标志位Z和C 100 result←A and B 影响标志位Z 101 result←A or B 影响标志位Z 110 result← not B 影响标志位Z 111 result←B 不影响标志位Z和C ②设立两个标志触发器Z和C。当复位信号reset为低电平时,将这两个标志触发器清零。当运算结束后,在时钟clk的上升沿改变标志触发器Z和C的值。运算结果改变标志触发器C、Z的情况如下:加法、减法、加1、减1运算改变Z、C;与、或、非运算改变Z,C保持不变;传送操作保持Z、C不变。因此在运算结束时Z、C需要两个D触发器保持。 ③为了保存操作数A和B,设计两个4位寄存器A和B。当寄存器选择信号sel=0时,如果允许写信号write=1,则在时钟clk的上升沿将数据输入dinput送入A寄存器;当sel=1时,如果允许写信号write=1,则在时钟clk的上升沿将数据输入dinput送入B。
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