RayAdass的博客

原创 ZYNQ PL端与PS端数据交互的几种方式

Zynq开发由PL端和PS端组成，PL和PS在不同场景下需要进行不同带宽需求的数据交互，本文介绍了4种PL和PS进行数据交互的方法。

转载 了解高速DAC测试和评估(AN-928应用笔记)

原创 DDS输出杂散分析

DDS 是一个分频器，在提供一个系统主频的情况下，能够输出低于系统主频，分辨率为 2^N 的正弦波。实际的 DDS 的输出还会有更多杂散，随后会分析杂散的来源。

原创 XADC使用说明

XADC包括双12位、每秒1兆样本(MSPS)的ADC和一系列片上温度电压传感器。同时adc提供了通用的、高精度的模拟接口。该adc支持多种工作模式，例如外部触发和同步采样模式，同时支持单端或者差分模拟信号输入，最高支持外部17个通道的模拟输入。XADC自带几个片上传感器，支持对片上电源电压和模具温度的测量。ADC转换数据存储在称为状态寄存器的专用寄存器中。这些寄存器可以通过使用称为动态重配置端口(DRP)的16。

原创 JTAG to AXI Master ip使用说明

下图展示了一个使用JTAG to AXI master IP作为AXI主控核心的AXI系统。JTAG to AXI master IP主机接口没有自己的地址空间，他可以对所有的寻址空间进行访问，即它可以和挂载到互联矩阵上的所有从机通信。JTAG to AXI Master IP core可以生成AXI事务，并将AXI信号连接到可编程逻辑。该IP只有一个axi主机接口，接口具体参数均可以配置。通过调用JTAG to AXI Master ip连接到DDR MIG核的axi接口，对DDR进行读写测试。

原创 FPGA 时钟动态重配置/MMCM-DRP

介绍了Altera平台和Xilinx平台的锁相环动态重配置原理以及配置流程

原创 Zynq定时器中断试验整理

【代码】Zynq定时器中断试验整理。

原创 Avalon总线转寄存器操作

【代码】Avalon总线转寄存器操作。

原创 Xilinx SDK Menu 程序

该代码为Xilinx SDK Zynq平台下的裸机程序，使用该程序可以实现通过串口敲指令读写寄存器操作，方便调试使用。

原创 CSI寄存器操作

【代码】CSI寄存器操作。

原创 axi4-stream-fifo使用

数据写入fifo后，数据立刻传输到stream接口，但是只有当写入包长度后，最后一个数据才会传输到stream接口，同时tlast拉高。数据写入fifo后，并不会立即传输到stream输出接口，只有当写入包长度后，指定长度的数据在stream接口上进行传输，传输最后一个数据tlast拉高。，full接口：0x1000)寄存器 //读数据，只要RLR（bit31不考虑）非空，就可以一直读），full接口：0x1000)寄存器 //根据包长度，读出对应长度的数据。

原创 VDMA寄存器操作

【代码】VDMA寄存器操作。

原创 Vivado版本号管理

Vivado支持通过脚本的方式自动生成版本号，即每次重新开始综合的时候，会将vivado.verision.vh文件中记录的时间和日期进行覆盖。3. 按照下图所示配置，打开Vivado设置界面，点击Synthesis选项，在tcl.pre* 栏里选择version_gen.tcl文件，确认即可。2. 在工程顶层文件中通过 `include 命令，将vivado_verision.vh添加到头部。1. vivado_verision.vh不需要手动添加到工程文件里。两个文件具体内容见下文。

原创 镁光DDR命名规则