RayAdass的博客

原创 FPGA 时钟动态重配置/MMCM-DRP

介绍了Altera平台和Xilinx平台的锁相环动态重配置原理以及配置流程

原创 Zynq定时器中断试验整理

【代码】Zynq定时器中断试验整理。

原创 Avalon总线转寄存器操作

【代码】Avalon总线转寄存器操作。

原创 Xilinx SDK Menu 程序

该代码为Xilinx SDK Zynq平台下的裸机程序，使用该程序可以实现通过串口敲指令读写寄存器操作，方便调试使用。

原创 CSI寄存器操作

【代码】CSI寄存器操作。

原创 axi4-stream-fifo使用

数据写入fifo后，数据立刻传输到stream接口，但是只有当写入包长度后，最后一个数据才会传输到stream接口，同时tlast拉高。数据写入fifo后，并不会立即传输到stream输出接口，只有当写入包长度后，指定长度的数据在stream接口上进行传输，传输最后一个数据tlast拉高。，full接口：0x1000)寄存器 //读数据，只要RLR（bit31不考虑）非空，就可以一直读），full接口：0x1000)寄存器 //根据包长度，读出对应长度的数据。

原创 VDMA寄存器操作

【代码】VDMA寄存器操作。

原创 Vivado版本号管理

Vivado支持通过脚本的方式自动生成版本号，即每次重新开始综合的时候，会将vivado.verision.vh文件中记录的时间和日期进行覆盖。3. 按照下图所示配置，打开Vivado设置界面，点击Synthesis选项，在tcl.pre* 栏里选择version_gen.tcl文件，确认即可。2. 在工程顶层文件中通过 `include 命令，将vivado_verision.vh添加到头部。1. vivado_verision.vh不需要手动添加到工程文件里。两个文件具体内容见下文。

原创 镁光DDR命名规则