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RSS订阅原创 Vivado IP核综合方式
Vivado的IP核有两种综合方式，分别是OOC和Global。OOC是Out Of Context的简写，字面意思是脱离上下文；Global字面意思是全局的意思。在综合IP核时，如果选择的是Global，表示IP生成的文件将会和其他的用户文件一起进行综合。这意味着每一次用户文件被修改后，IP都会跟着一起被综合一遍。如果选择的是OOC，Vivado会把生成的IP当成一个单独的模块进...
2020-01-08 16:10:42
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原创 FPGA原语之ISERDES/OSERDES
ISERDES/OSERDESISERDES模块的作用在于实现高速源同步输入数据的串并转换。OSERDES模块的作用在于实现高速源同步输出数据的并串转换。SERDES支持SDR和DDR两个模式。SDR模式支持2、3、4、5、6、7、8bit位宽；DDR模式支持4、6、8bit位宽，10或14bit位宽需要两个模块级联。Bitslip模块可以使设计者重新排列输入的并行数据，可用于...
2020-01-08 15:40:45
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原创 FPGA原语之IDDR/ODDR
IDDR/ODDR1. IDDRIDDR的VHDL例化如下。IDDR_inst : IDDR generic map ( DDR_CLK_EDGE => "OPPOSITE_EDGE", -- "OPPOSITE_EDGE", "SAME_EDGE" -- or "SAME_EDGE_PIP...
2020-01-08 15:36:22
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原创 TFTP安装与配置
安装sudo apt-get install tftp-hpa tftpd-hpa xinetd需要注意的是，有些时候，安装时不加后缀-hpa会出现问题。另外，tftp-hpa是客户端，tftpd-hpa是服务端，一般来说，往arm板上传文件时，主机是作为服务端，所以tftpd-hpa需要安装，tftp-hpa视实际需求而定；配置sudo vi /etc/default/tftpd-hp...
2019-12-24 16:07:50
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原创 XILINX MIG IP核配置
MIG IP核简介MIG IP核的时钟树当System Clock和Reference Clock从外部输入时，在FPGA options中按照实际布线情况选择单端或者差分；当这两个时钟由FPGA内部PLL或者MMCM产生时，选择No Buffer。XILINX建议这两个时钟与电路板直接连接，因为这样得到的时钟信号的jitter比PLL/MMCM输出的时钟信号的jitter要小；参考时钟...
2019-12-05 20:57:04
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原创 AD9361配置(2)
频偏校正与功率控制频偏校正AD9361 通过调节电容实现频率矫正，矫正的频率是 DCXO寄存器 0x292[D5:D0] 粗调电容值寄存器 **0x293[D7:D0] **和 0x294[D7:D3] 细调电容值功率控制tx power 由一个程控衰减器控制，衰减范围为 0~89.75dB ，步进为 0.25dB寄存器 0x073[D7:D0] 和 0x074[D0] 控...
2019-12-05 20:53:27
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原创 AD9361配置(1)
工作模式AD9361有两种工作模式，分别是TDD与FDD。这两种工作模式可以通过SPI接口配置寄存器实现，也可以通过控制IO管脚进行控制。AD9361默认工作在FDD模式，将寄存器0x013配置为0x00可切换到TDD模式。0x013 Value备注0x01(default)FDD0x00TDD0x014[D4]可以选择AD9361状态控制的方式。当该bi...
2019-12-05 20:51:57
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空空如也
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