XILINX MIG IP核配置

最新推荐文章于 2024-04-25 07:20:12 发布
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分类专栏： FPGA开发
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MIG IP核简介

MIG IP核的时钟树

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  1. 当System Clock和Reference Clock从外部输入时，在FPGA options中按照实际布线情况选择单端或者差分；当这两个时钟由FPGA内部PLL或者MMCM产生时，选择No Buffer。XILINX建议这两个时钟与电路板直接连接，因为这样得到的时钟信号的jitter比PLL/MMCM输出的时钟信号的jitter要小；
  2. 参考时钟要求为200MHz，当系统时钟设置为200MHz时，在MIG核配置界面可以不单独选参考时钟；
  3. Reference Clock作为IDELAYCTRL的参考时钟，在DDR时钟速率小于667MHz时，为200MHz；当DDR时钟速率大于667MHz，根据FPGA选型，设为300/400MHz；
  4. PHY to controller clock可选4:1或者2
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harvest_wang
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