芯片的JTAG结构

JTAG joint test action group。Jtag提供5个引脚接口，不需要提供额外的物理访问就可以实现控制和监控器件中的信号。
寄存器分类：数据寄存器DR，指令寄存器IR；标准中规定了为DR寄存器的边界扫描。

JTAG的TAP接口结构包括5个信号端口：

1. test clock input：TCK，测试使用的时钟独立于系统的时钟域；
2. test mode selection: TMS,输入信号端口，控制TAP状态机完成不同状态间的跳转；
3. test data input: TDI, 所有测试数据输入端，只支持串行输入，信号的采样发生在TCK的上升沿；
4. test data output: TDO,控制数据的串行输出，该信号在TCK的下降沿有效；
5. test reset input: TRST,控制TAP的异步复位；

TAP接口控制内部电路节点测试方法：

1. 通过IR选定一个要访问的DR；
2. TAP控制器选中DR，将它的输入端与TDI相连，将他的输出端与TDO相连；
3. 测试数据从TDI端口串行输入DR,同属DR中的数据通过TDO串行扫出；

BST(BOUNDARY SCAN TEST)边界扫描结构通过在芯片的每个I/O管脚附加一个边界扫描单元BSC（其中BSC中的MUX控制两个数据传输通道：测试数据通道和功能数据通道。 当芯片处于测试状态时，BSC使用测试数据传输通道，测试数据在TMS的控制下通过TDI串行输入，通过TDO串出，实现对管脚的观察和控制。将引脚的BSC单元依次相连，形成一条环绕的边界扫描链，通过时钟和控制信号的控制，测试数据不断进行串入串出，实现对芯片引脚逻辑的观察和控制）以及一些附加的测试控制逻辑，实现通过外部引脚观测内部逻辑的目的。