UVM：寄存器模型 集成

已于 2022-03-18 20:57:21 修改
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分类专栏： 数字IC验证方法学 文章标签： 数字IC IC验证
于 2022-03-10 21:30:53 首次发布
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本文链接：https://blog.csdn.net/Starry__/article/details/123412060
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本文详细介绍了如何在UVM验证环境中集成寄存器模型，包括reg_block、reg_adapter与sequencer的连接，以及如何在test中集成寄存器模型。通过uvm_reg_map::set_sequencer()方法实现组件间的连接，并讨论了使用config_db机制索引寄存器模型以提高复用性。同时，文章还提到了寄存器模型的层次化处理，强调了在不同嵌套层级中正确配置的重要性。
摘要由CSDN通过智能技术生成

目录

介绍了这么多寄存器模型的相关类，那么如何将这些内容集成到验证环境中呢？

1. reg_block、reg_adapter和sequencer的连接

需要说明的是，寄存器模型并不是用来去改变reference model的，而是用来使用可读性更高的方式对dut的寄存器模块进行控制的。

比起以往将sequence直接产生bus_trans的方式送至sequencer，接下来我们将使用reg_block与reg_adapter向sequencer发送bus_trans。

先介绍如何将reg_block与reg_adapter进行连接。

uvm_reg_map::set_sequencer(sqr,adapter)

reg_block.default_map不仅可以实现寄存器块、寄存器的地址和读写控制，还可将reg_block与reg_adapter进行连接，并挂载sequencer。

看源码

//...\questasim64_10.6c\verilog_src\uvm-1.2\src\reg\uvm_reg_map.svh
functi
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