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介绍了这么多寄存器模型的相关类,那么如何将这些内容集成到验证环境中呢?
1. reg_block、reg_adapter和sequencer的连接
需要说明的是,寄存器模型并不是用来去改变reference model的,而是用来使用可读性更高的方式对dut的寄存器模块进行控制的。
比起以往将sequence直接产生bus_trans的方式送至sequencer,接下来我们将使用reg_block与reg_adapter向sequencer发送bus_trans。
先介绍如何将reg_block与reg_adapter进行连接。
uvm_reg_map::set_sequencer(sqr,adapter)
reg_block.default_map
不仅可以实现寄存器块、寄存器的地址和读写控制,还可将reg_block与reg_adapter进行连接,并挂载sequencer。
看源码
//...\questasim64_10.6c\verilog_src\uvm-1.2\src\reg\uvm_reg_map.svh
functi