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RSS订阅原创 TCP/IP - IP
IP 网际互连协议（Internet Protocol）根据「IP地址」将数据传输到指定的目标主机，是一种 「不可靠」的 「端到端」的数据包 「传输服务」所有的 TCP、UDP 及 ICMP 帧都以 IP 数据报格式传输。IP 协议位于以太网 MAC 帧格式的数据段。
2024-09-18 19:50:52
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原创 ICMP
回见对ICMP协议作介绍ICMP（Internet Control Message Protocol）Internet控制报文协议，是一种面向无连接的协议。功能是检错而不是纠错；它将出错的报文返回给发送方的设备，发送方根据ICMP报文确定「错误类型」，从而更好的重发错误的数据包。例如 IP 数据无法访问目标、IP 路由器无法按当前的传输速率转发数据包、路由器处理数据包产生错误等情况时，会自动发送 ICMP 消息。由于ICMP也是承载在IP之中的，所以将其放在传输层。
2024-09-16 10:45:02
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原创 XDMA原理
介绍XDMA IP核的功能及原理。根据pg195，XDMA IP 的PCIe to AXI Bridge功能只存在于UltraScale+器件，不支持7系列器件，此处不介绍。根据XDMA IP设置，有如下几种接口，下面依次介绍这几种接口的功能XDMA内部构成如下图所示PCIe协议详解见。
2024-08-26 20:42:08
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原创 PCIe - Memory Mapped IO
Memorty Mapped的意思是将所有PCIe设备Memory Space、I/O Space和Configuration Space全部映射到Host内存中。BAR空间：各PCIe设备自身（应用层）的Memory Space和 IO Space则是通过BAR寄存器映射到Host内存中，大小取决于BAR。4KB配置空间：用于标识PCIe协议功能相关的寄存器，包括BDF、MPS、PM、MSI等功能。个Function，每个Function都有一个4KB的Configuration Space（
2024-08-03 16:37:20
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原创 高速外设互连接口（Peripheral Component Interconnect express, PCIe）- Device/Link Control Register
原文地址Capbility空间采用链表结构，每个能力寄存器存储着下一个能力寄存器的地址，第一个能力寄存器的地址为Header Space的0x34 Capbility Pointer。系统软件从头空间的Capbility Pointer寄存器开始，按着链表遍历，不断判断Capbility ID直到找到所需的寄存器。例如下图。
2024-07-31 20:38:59
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原创 Ethernet
以太网(Ethernet)是指遵守 IEEE 802.3 标准组成的局域网通信标准， IEEE 802.3 标准规定的主要是OSI参考模型中的物理层(PHY)和数据链路层中的介质访问控制子层(MAC)。IEEE 还有其它局域网标准，如 IEEE 802.11 是无线局域网，俗称 Wi-Fi。IEEE802.15 是个人域网，即蓝牙技术，其中的 802.15.4 标准则是 ZigBee 技术。
2024-07-28 20:55:51
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原创 TCP/IP
目录1.2. OSI(Open System Interconnect)网络与路由交换菜鸟FPGA以太网专题1.2. OSI(Open System Interconnect)
2024-07-23 21:00:33
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原创 《爱的艺术》读书笔记
强烈吐槽 人民文学出版社 刘福堂 的翻译版本，太多内容完全不通顺，就像把英文句子逐词翻译一样。推荐 上海译文出版社 李建鸣 的翻译汉本。
2024-06-17 13:58:33
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原创 高清多媒体接口(High Definition Multimedia Interface, HDMI)
对HDMI接口作读书笔记，多数内容来自其他博客HDMI是一个可在单一接口结合无压缩高清视频，多声道环绕音频，和智能命令数据的数字接口。HDMI连接高清设备极为简单，同时对最新的产品功能提供一致和高性能效的传输。
2024-06-04 23:56:54
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原创 时钟、复位与上电初始化
目录1. 时钟2. 复位3. 上电初始化1. 时钟2. 复位深入理解复位—同步复位，异步复位，异步复位同步释放(含多时钟域）【FPGA - 基础知识（一）】复位操作3. 上电初始化
2024-05-30 19:31:42
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原创 高速外设互连接口（Peripheral Component Interconnect express, PCIe）- Layering
原文地址PCIe总线的分层结构如下，包括应用层（Device Core）、事务层（Transaction Layer）、数据链路层（Data Link Layer）、物理层（Physical Layer）。各层级的功能如下：● 应用层（Device Core）：根据用户协议形成报文● 事务层（Transaction Layer）：发端将应用层发来的报文头加上帧头Header、尾加上ECRC（End-to-end CRC），形成（Transaction Layer Packet，TLP）发送给链路层。
2024-05-16 21:58:18
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原创 高速外设互连接口（Peripheral Component Interconnect express, PCIe）
目录1. Introduction2. Transaction Layer3. Data Link Layer4. Physical Layer1. Introduction2. Transaction Layer3. Data Link Layer4. Physical Layer
2024-04-28 19:46:54
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原创 7 Series Devices Memory Interface Solution - Memory Controller Block
继续介绍Vivado的Memory Interface Generator（MIG）IP核中Memory Controller Block部分内容通过Native Interface接口将来自User Interface Block的请求存入一个逻辑队列中，这些请求可以重新排列以优化吞吐和延迟。再通过MC/PHY Interface接口与PHY层交互。该模块对应于源码的_mc.v。
2023-10-10 13:43:12
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原创 7 Series Devices Memory Interface Solution
本文借助Xilinx Vivado 7系列FPGA的Memory Interface Generator（MIG）IP核，对DDR控制器进行介绍。
2023-09-12 16:49:20
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原创 7 Series/UltraScale FPGAs GT Transceivers
本博客为Xilinx 7系列FPGA的千兆比特高速收发器（Gigabit Transceiver, GT）介绍。
2023-09-04 16:21:02
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原创 Aurora 8B/10B - Clock and Reset
此处沿用Duplex Normal Reset Sequences时序图，只不过gt_reset和reset一开始就都拉高，持续128 user_clk+1s后gt_reset拉低，之后reset再拉高0.1s再拉低。这里就有个问题，hard_err导致的自动复位和用户通过reset和gt_reset的手动复位是什么关系？芯片复位时gt_reset和reset均为高电平，之后一定是gt_reset先拉低，reset后拉低。如果工作中用户需要手动复位，则核和GT复位时序如下图所示。本节介绍上电和复位时序。
2023-09-01 11:11:07
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原创 STA环境 - 时序路径
用下面的SDC指令指定输入延迟，-max表示最长路径输入延迟（用于建立时间检查）、-min表示最短路径输入延迟（用于保持时间检查），不写则表示确定时间。信号从发起触发器（Launch Flip-Flop）D端起始，到捕获触发器（Capture Flip-Flop）D端结束构成的路径。针对跨时钟域路径有多种约束方式，如果SDC中多个约束方式存在重叠，则优先级最高的约束生效，如下图所示，约束越具体优先级越高。时序检查就是针对以上几个时序路径的，显然最具代表性的时序路径就是第2条触发器到触发器路径。
2023-03-28 14:53:53
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原创 STA：时序检查 - input2output型
TsetupThold作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见。
2023-03-26 16:04:11
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原创 STA：时序检查 - reg2output型
TsetupThold作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见。
2023-03-26 15:59:48
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原创 STA：时序检查 - input2reg型
TsetupThold作STA要分析的时序路径四种中的一种，其实可看作是reg2reg的变种。详见。
2023-03-26 15:47:48
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原创 STA标准单元
介绍芯片中反相器、与门、寄存器、选择器、全加器、IO缓冲器等多种基本单元、以及复杂IP的时序信息、面积功能等内容，并通过标准延迟格式（Standard Delay Format, SDF）描述。
2023-03-17 20:17:48
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原创 静态时序分析（Static Timing Analysis, STA）：简介及内容导航
静态时序分析（简称STA）是用来验证数字设计时序的技术之一，另外一种验证时序的方法是时序仿真，时序仿真可以同时验证功能和时序。“时序分析”这个术语就是用来指代“静态时序分析“或”时序仿真“这两种方法之一，简单来说，时序分析的目的就是为了解决设计中的各种时序问题。STA被称为静态的原因是其对于设计的分析是静态地执行的，并不依赖于施加在输入端口上的激励。相比之下，时序仿真则可以被视作动态地执行对设计的分析，具体过程描述如下：施加一组激励，观察在这组激励下电路行为是否符合要求，然后换一组激。
2023-03-08 14:53:40
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原创 数字IC验证方法学：内容导航
数字芯片的设计往往需要伴随着验证人员对设计人员设计的HDL代码进行验证，以验证其代码架构对所需功能是否完备。本篇blog旨在描述从事数字IC验证所需的基本技能，但不是全部，有需要的同学自取哈。
2023-02-17 14:19:10
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原创 坐标旋转数字计算法（Coordinate Rotation Digital Computer, CORDIC）
介绍CORDIC基本原理及应用。
2023-01-10 19:01:28
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外部存储器接口（External Memory Interface, EMIF）RTL设计 - verilog
2023-04-09
基于Paper-Pencil Division Algorithm的除法器IP设计 - verilog
2023-02-21
空空如也
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