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RSS订阅原创 《爱的艺术》读书笔记
强烈吐槽 人民文学出版社 刘福堂 的翻译版本，太多内容完全不通顺，就像把英文句子逐词翻译一样。推荐 上海译文出版社 李建鸣 的翻译汉本。
2024-06-17 13:58:33
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原创 高清多媒体接口(High Definition Multimedia Interface, HDMI)
对HDMI接口作读书笔记，多数内容来自其他博客HDMI是一个可在单一接口结合无压缩高清视频，多声道环绕音频，和智能命令数据的数字接口。HDMI连接高清设备极为简单，同时对最新的产品功能提供一致和高性能效的传输。
2024-06-04 23:56:54
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原创 时钟、复位与上电初始化
目录1. 时钟2. 复位3. 上电初始化1. 时钟2. 复位深入理解复位—同步复位，异步复位，异步复位同步释放(含多时钟域）【FPGA - 基础知识（一）】复位操作3. 上电初始化
2024-05-30 19:31:42
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原创 高速外设互连接口（Peripheral Component Interconnect express, PCIe）- 4KB Configuration Register Space
原文地址。
2024-05-16 21:59:57
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原创 高速外设互连接口（Peripheral Component Interconnect express, PCIe）- Layering
原文地址PCIe总线的分层结构如下，包括应用层（Device Core）、事务层（Transaction Layer）、数据链路层（Data Link Layer）、物理层（Physical Layer）。各层级的功能如下：● 应用层（Device Core）：根据用户协议形成报文● 事务层（Transaction Layer）：发端将应用层发来的报文头加上帧头Header、尾加上ECRC（End-to-end CRC），形成（Transaction Layer Packet，TLP）发送给链路层。
2024-05-16 21:58:18
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原创 高速外设互连接口（Peripheral Component Interconnect express, PCIe）
目录1. Introduction2. Transaction Layer3. Data Link Layer4. Physical Layer1. Introduction2. Transaction Layer3. Data Link Layer4. Physical Layer
2024-04-28 19:46:54
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原创 7 Series Devices Memory Interface Solution - Memory Controller Block
继续介绍Vivado的Memory Interface Generator（MIG）IP核中Memory Controller Block部分内容通过Native Interface接口将来自User Interface Block的请求存入一个逻辑队列中，这些请求可以重新排列以优化吞吐和延迟。再通过MC/PHY Interface接口与PHY层交互。该模块对应于源码的_mc.v。
2023-10-10 13:43:12
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原创 7 Series Devices Memory Interface Solution
本文借助Xilinx Vivado 7系列FPGA的Memory Interface Generator（MIG）IP核，对DDR控制器进行介绍。
2023-09-12 16:49:20
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原创 7 Series FPGAs GTX/GTH Transceivers
本博客为Xilinx 7系列FPGA的千兆比特高速收发器（Gigabit Transceiver, GT）介绍。
2023-09-04 16:21:02
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原创 Aurora 8B/10B - Clock and Reset
此处沿用Duplex Normal Reset Sequences时序图，只不过gt_reset和reset一开始就都拉高，持续128 user_clk+1s后gt_reset拉低，之后reset再拉高0.1s再拉低。这里就有个问题，hard_err导致的自动复位和用户通过reset和gt_reset的手动复位是什么关系？芯片复位时gt_reset和reset均为高电平，之后一定是gt_reset先拉低，reset后拉低。如果工作中用户需要手动复位，则核和GT复位时序如下图所示。本节介绍上电和复位时序。
2023-09-01 11:11:07
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原创 STA环境 - 时序路径
用下面的SDC指令指定输入延迟，-max表示最长路径输入延迟（用于建立时间检查）、-min表示最短路径输入延迟（用于保持时间检查），不写则表示确定时间。信号从发起触发器（Launch Flip-Flop）D端起始，到捕获触发器（Capture Flip-Flop）D端结束构成的路径。针对跨时钟域路径有多种约束方式，如果SDC中多个约束方式存在重叠，则优先级最高的约束生效，如下图所示，约束越具体优先级越高。时序检查就是针对以上几个时序路径的，显然最具代表性的时序路径就是第2条触发器到触发器路径。
2023-03-28 14:53:53
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原创 STA：时序检查 - input2output型
TsetupThold作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见。
2023-03-26 16:04:11
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原创 STA：时序检查 - reg2output型
TsetupThold作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见。
2023-03-26 15:59:48
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原创 STA：时序检查 - input2reg型
TsetupThold作STA要分析的时序路径四种中的一种，其实可看作是reg2reg的变种。详见。
2023-03-26 15:47:48
669
原创 STA标准单元
介绍芯片中反相器、与门、寄存器、选择器、全加器、IO缓冲器等多种基本单元、以及复杂IP的时序信息、面积功能等内容，并通过标准延迟格式（Standard Delay Format, SDF）描述。
2023-03-17 20:17:48
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原创 静态时序分析（Static Timing Analysis, STA）：简介及内容导航
静态时序分析（简称STA）是用来验证数字设计时序的技术之一，另外一种验证时序的方法是时序仿真，时序仿真可以同时验证功能和时序。“时序分析”这个术语就是用来指代“静态时序分析“或”时序仿真“这两种方法之一，简单来说，时序分析的目的就是为了解决设计中的各种时序问题。STA被称为静态的原因是其对于设计的分析是静态地执行的，并不依赖于施加在输入端口上的激励。相比之下，时序仿真则可以被视作动态地执行对设计的分析，具体过程描述如下：施加一组激励，观察在这组激励下电路行为是否符合要求，然后换一组激。
2023-03-08 14:53:40
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原创 数字IC验证方法学：内容导航
数字芯片的设计往往需要伴随着验证人员对设计人员设计的HDL代码进行验证，以验证其代码架构对所需功能是否完备。本篇blog旨在描述从事数字IC验证所需的基本技能，但不是全部，有需要的同学自取哈。
2023-02-17 14:19:10
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原创 补码一位乘（Radix-2 Booth）
Step 5. 整理结果，得到单符号最终积为。Step 3. 初始化部分积，有。Step 4. 迭代运算5次。用于计算单符号位定点小数乘法。Step 2. 计算补码，有。Step 1. 扩位，得到。
2022-12-14 20:28:08
265
原创 RTL Arithmetic - 整数数制
本文的目的是阐述RTL中的整数表示如果将最高位作为符号位，就是有符号整数，否则就是无符号整数verilog中或者不加，就为无符号数即对于Nbit的无符号数，二进制N′b000...00→N′b111...11N'b000...00→N'b111...11N′b000...00→N′b111...11，表示十进制0→(2N)−10→(2^{N})-10→(2N)−1verilog中，就为有符号数。有符号数用补码表示● 二进制正数_补：符号位（0为正）+原码。● 二进制负数_补：符号位（1为负）+补码。正负数转
2022-12-03 16:39:55
267
原创 计算机组成原理
计算机系统由硬件和软件组成。计算机按照指令和数据流可以分类成：● 单指令流和单数据流系统（SISD），即传统的冯·诺依曼体系结构。● 单指令流和多数据流系统（SIMD），包括阵列处理器和向量处理器系统。● 多指令流和单数据流系统（MISD），这种计算机实际上不存在。● 多指令流和多数据流系统（MIMD），包括多处理器和计算机系统。摩尔定律：集成电路上的晶体管数量每18月就会翻一翻，所以每18月计算机的处理效率就会提高一倍。
2022-11-13 20:23:10
140
原创 双数据率四线外设接口(Double Transfer Rate Quad Peripheral Interface, DTR QPI)
DTR QPI
2022-10-18 22:36:48
501
原创 RTL 算法设计 & 时序设计：内容导航
本专栏主要内容是RTL算法相关IP的实现，以及部分功能模块实例的实现，介绍整个设计思路和流程，并提供代码和仿真结果。
2022-10-17 23:31:49
512
原创 高级可拓展接口 4.0 - 流（Advanced eXtensible Interface 4 - Stream, AXI4-Stream）
AMBA中最重要的片内总线，适用于高性能、高带宽、高工作频率、低延迟系统，也是基于多主多从的架构与事务传输。AXI的特性包括：● 单通道体系，即控制通道与数据通道相互分离，可分别独立控制和优化。并且各通道传输方向单一，减少延迟。● 支持字节选通、非对齐数据访问● 只给出第一地址，亦可完成burst传输● 基于传输ID实现乱序传输● 允许电平同步。
2022-09-21 21:07:21
560
原创 RTL乒乓运算模块设计
先对该verify case进行语言描述，然后给出输入输出、parameter的设定情况，再给出波形图和log信息，最后总结。根据第1节功能描述部分，设计测试用例case，进行仿真验证，并收取覆盖率等信息。之后是需要配置的参数描述。
2022-09-19 21:20:32
697
原创 基于APB与I2C的多主多从架构设计
注意I2C中SDA发送的数据均是在发送FIFO上取得的，每取一个数据发送一次，所以APB的paddr要是FIFO的地址而不是某个i2c slave某个寄存器的地址！注意master要输出SCL但是并不能单独拉一个新的模块baud_clock_gen，这是因为I2C不是基于沿进行驱动和采样数据的，而是基于电平，后文会讲到。实现多主多从的I2C总线架构，波特率选择为 1Mbps，使用7bit寻址，具备通用广播、SCL同步、SDA仲裁功能。● 每个i2c设备的寄存器地址如下。● 实现3主3从的I2C总线架构。..
2022-08-31 21:54:43
2299
1
外部存储器接口（External Memory Interface, EMIF）RTL设计 - verilog
2023-04-09
基于Paper-Pencil Division Algorithm的除法器IP设计 - verilog
2023-02-21
空空如也
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