Starry__的博客

本专栏收录了FPGA&IC设计中常见的接口，以及相关的接口设计，正在更新。

IP 网际互连协议（Internet Protocol）根据「IP地址」将数据传输到指定的目标主机，是一种 「不可靠」的 「端到端」的数据包 「传输服务」所有的 TCP、UDP 及 ICMP 帧都以 IP 数据报格式传输。IP 协议位于以太网 MAC 帧格式的数据段。

回见对ICMP协议作介绍ICMP（Internet Control Message Protocol）Internet控制报文协议，是一种面向无连接的协议。功能是检错而不是纠错；它将出错的报文返回给发送方的设备，发送方根据ICMP报文确定「错误类型」，从而更好的重发错误的数据包。例如 IP 数据无法访问目标、IP 路由器无法按当前的传输速率转发数据包、路由器处理数据包产生错误等情况时，会自动发送 ICMP 消息。由于ICMP也是承载在IP之中的，所以将其放在传输层。

回见对TCP/IP协议簇传输层作介绍。

本文简单介绍一下Xilinx AXI GPIO IP的使用。

原文回到强烈推荐下面博客，详细阐述了TCP/IP协议概念和传输过程。

介绍PCIe拓扑结构下的DMA流程，实际上RC充当的就是DMA Controller的角色。

Memorty Mapped的意思是将所有PCIe设备Memory Space、I/O Space和Configuration Space全部映射到Host内存中。BAR空间：各PCIe设备自身（应用层）的Memory Space和 IO Space则是通过BAR寄存器映射到Host内存中，大小取决于BAR。4KB配置空间：用于标识PCIe协议功能相关的寄存器，包括BDF、MPS、PM、MSI等功能。个Function，每个Function都有一个4KB的Configuration Space（

原文地址。

原文地址Capbility空间采用链表结构，每个能力寄存器存储着下一个能力寄存器的地址，第一个能力寄存器的地址为Header Space的0x34 Capbility Pointer。系统软件从头空间的Capbility Pointer寄存器开始，按着链表遍历，不断判断Capbility ID直到找到所需的寄存器。例如下图。

以太网(Ethernet)是指遵守 IEEE 802.3 标准组成的局域网通信标准， IEEE 802.3 标准规定的主要是OSI参考模型中的物理层(PHY)和数据链路层中的介质访问控制子层(MAC)。IEEE 还有其它局域网标准，如 IEEE 802.11 是无线局域网，俗称 Wi-Fi。IEEE802.15 是个人域网，即蓝牙技术，其中的 802.15.4 标准则是 ZigBee 技术。

目录1.2. OSI(Open System Interconnect)网络与路由交换菜鸟FPGA以太网专题1.2. OSI(Open System Interconnect)

对HDMI接口作读书笔记，多数内容来自其他博客HDMI是一个可在单一接口结合无压缩高清视频，多声道环绕音频，和智能命令数据的数字接口。HDMI连接高清设备极为简单，同时对最新的产品功能提供一致和高性能效的传输。

原文地址。

原文地址PCIe总线的分层结构如下，包括应用层（Device Core）、事务层（Transaction Layer）、数据链路层（Data Link Layer）、物理层（Physical Layer）。各层级的功能如下：● 应用层（Device Core）：根据用户协议形成报文● 事务层（Transaction Layer）：发端将应用层发来的报文头加上帧头Header、尾加上ECRC（End-to-end CRC），形成（Transaction Layer Packet，TLP）发送给链路层。

目录1. Introduction2. Transaction Layer3. Data Link Layer4. Physical Layer1. Introduction2. Transaction Layer3. Data Link Layer4. Physical Layer

继续介绍Vivado的Memory Interface Generator（MIG）IP核中Memory Controller Block部分内容通过Native Interface接口将来自User Interface Block的请求存入一个逻辑队列中，这些请求可以重新排列以优化吞吐和延迟。再通过MC/PHY Interface接口与PHY层交互。该模块对应于源码的_mc.v。

本文借助Xilinx Vivado 7系列FPGA的Memory Interface Generator（MIG）IP核，对DDR控制器进行介绍。

介绍8B/10B编码的原理及相关数据流。

本博客为Xilinx 7系列FPGA的千兆比特高速收发器（Gigabit Transceiver, GT）介绍。

此处沿用Duplex Normal Reset Sequences时序图，只不过gt_reset和reset一开始就都拉高，持续128 user_clk+1s后gt_reset拉低，之后reset再拉高0.1s再拉低。这里就有个问题，hard_err导致的自动复位和用户通过reset和gt_reset的手动复位是什么关系？芯片复位时gt_reset和reset均为高电平，之后一定是gt_reset先拉低，reset后拉低。如果工作中用户需要手动复位，则核和GT复位时序如下图所示。本节介绍上电和复位时序。

本篇blog将介绍由xilinx开发的Aurora 8B/10B链路层协议，并介绍aurora ip使用。

DTR QPI

AMBA中最重要的片内总线，适用于高性能、高带宽、高工作频率、低延迟系统，也是基于多主多从的架构与事务传输。AXI的特性包括：● 单通道体系，即控制通道与数据通道相互分离，可分别独立控制和优化。并且各通道传输方向单一，减少延迟。● 支持字节选通、非对齐数据访问● 只给出第一地址，亦可完成burst传输● 基于传输ID实现乱序传输● 允许电平同步。

APB_I2C

注意I2C中SDA发送的数据均是在发送FIFO上取得的，每取一个数据发送一次，所以APB的paddr要是FIFO的地址而不是某个i2c slave某个寄存器的地址！注意master要输出SCL但是并不能单独拉一个新的模块baud_clock_gen，这是因为I2C不是基于沿进行驱动和采样数据的，而是基于电平，后文会讲到。实现多主多从的I2C总线架构，波特率选择为 1Mbps，使用7bit寻址，具备通用广播、SCL同步、SDA仲裁功能。● 每个i2c设备的寄存器地址如下。● 实现3主3从的I2C总线架构。..

I2C介绍

还是基于状态机，思路是收到了一包AW通道的数据，记录下它的len，然后根据len和awid收相应的AXI Master的W通道数据，保证AW通道和W通道顺序一致。那权重怎么变化呢？此处想的是每AW和W通道完成一次收数，权重变化一次。注意要保证AW接受和W接收必须来自同一个AXI Master等待某个AW通道与AXI Slave握手完成，即可转入下一状态● 根据req输出grant此处的req其实就是各AXI Master的awvalid组成的多bit数据，而grant就是仲裁的结果。注意在WAIT_AW时状

先想好再写代码解码器的思路很简单，将AXI信息交互分为读写两种。写控制AW通道依赖于AWADDR的高2bit，即AWSEL来片选Slave。写数据W通道其实也依赖于AWADDR的高2bit，因为只有这样才能把匹配的写控制和写数据正确的送入某个Slave。写反馈B通道同理。同理，读控制AR通道依赖于ARSEL，读反馈R通道也依赖于ARSEL。代码如下2. axi_round_robin_arbiter此处我们基于轮询的策略实现仲裁器经典的轮询仲裁IP输入只有req、输出只有grant，但对于AXI而言，是

Signal Source Width(bits) Description AWID Master AWID_WIDTH 写事务ID AWADDR Master

此处研究AHB Slave到 APB master的桥接器，实现接口转化，例如下图之后是参数描述

此处研究AXI到标准握手的桥接器，实现接口转化，例如下图是的，AHB2HANDSHAKE桥是作为AHB slave呈现的，由此可以得出桥接器的输入输出之后是参数描述

由于SoC的外围设备，例如USART、SPI、I2C等板级慢速通信接口，以及外围存储设备如RAM等，都是通过APB进行总线通信的。而上述这些设备的常用接口并不是基于APB，所以就需要一个APB到标准握手的桥接器，实现接口转化，例如下图是的，APB2HANDSHAKE桥是作为APB slave呈现的，由此可以得出桥接器的输入输出之后是参数描述按照状态机的思路，可将传输过程按照APB的状态机分为IDLE、SETUP和ACCESS。如果是写操作，就比较简单，只需在ACCESS阶段pwdata就是wdata、pad

当多个AHB master与多个AHB slave进行通信时，就可以使用一个基于AHB协议的bus matrix实现互联。例如根据之前的描述，一主多从系统需要decoder对Master的HADDR进行解码以对不同的Slave进行片选，同时Slave读取的数据也需要MUX根据片选结果返回给Master。此处 bus matrix设计就将decoder与MUX合并为decoder，并为每一个Master配一个decoder。对于每一个Slave来说，同一时间可能有多个Master对其进行访问，因此需要arbi

此处研究AHB Slave到 APB master的桥接器，实现接口转化，例如下图之后是参数描述

AHB协议毕竟与FIFO、RAM等读写协议不一样，而AHB是SoC系统片内常用的高速接口，所以就需要将AHB的时序转化为标准的握手时序，此处研究AHB到标准握手的桥接器，实现接口转化。例如下图是的，AHB2HANDSHAKE桥是作为AHB slave呈现的，由此可以得出桥接器的输入输出之后是参数描述从上图可以看出，AHB2HANDSHAKE模块是作为AHB slave出现的，所以要从AHB Slave角度进行设计。依然是按照状态机的思路。如果是状态机的思路，AHB协议中HTRANS有四种状态、HBURST有

适用于高性能、高带宽、高工作频率、低延迟系统，也可基于多主多从的架构。AXI的特性包括：● 控制通道与数据通道相互独立，类似于DMA● 支持字节选通● 只给出第一地址，亦可完成burst传输● 支持乱序传输● 允许电平同步先讲一个master、一个slave之间是如何通信的。AXI将master与slave之间的控制信息和数据信息划分为五个通道进行传输，这五个通道之间是时序独立，这五个通道分别表示：读控制通道AR、读数据通道R、写控制通道AW、写数据通道W、写反馈通道B如下图这五个通道都是基于valid &

AHB协议毕竟与FIFO、RAM等读写协议不一样，而AHB是SoC系统片内常用的高速接口，所以就需要将AHB的时序转化为标准的握手时序，例如下图本文介绍整个设计的逻辑从上图可以看出，AHB2HANDSHAKE模块是作为AHB slave出现的，所以要从AHB Slave角度进行设计。依然是按照状态机的思路。如果是状态机的思路，AHB协议中HTRANS有四种状态、HBURST有八种状态，我们使用哪一个呢？还是自己写状态机？本文的实现思路是基于HTRANS的IDLE、BUSY、NONSEQ和SEQ四种状态进行设

这次基于AHB与APB的协议，设计一个片内各组件互联的架构

目录1. baud_clk_gen1.1. 代码2. usart_tx3. usart_rx4. usart5. uart_tb逻辑设计部分可以参照uart进行设计，但是还是那句话——设计好再写代码！设计好再写代码！着急写代码是吧，着急写就白想活着！1. baud_clk_gen这个就单纯的根据波特率分频出一个sck时钟，不解释！1.1. 代码module baud_clk_gen#( parameter BAUD_RATE = 12500000, parameter PCLK_FREQ =