FPGA笔记（六）

最新推荐文章于 2022-12-22 19:58:48 发布

老七_

最新推荐文章于 2022-12-22 19:58:48 发布

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分类专栏： FPGA 文章标签： fpga 数码管驱动

本文链接：https://blog.csdn.net/Struggle_For_M/article/details/51658494

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本文是FPGA系列笔记的第六篇，主要探讨如何利用FPGA进行数码管驱动的技术实现，包括数码管的工作原理、接口设计及驱动程序编写等方面的内容，旨在帮助读者深入理解FPGA在数码管显示应用中的核心概念。

摘要由CSDN通过智能技术生成

FPGA笔记（六）

之前为驱动数码管所建的模，今天终于是仿真出来了，真心累~自己建模真是难，主要原因还是积累得不够多，写得少，仿真调试得少，多练才能有自己的见解。虽然我现在不再一一用RTL级视图画出来，但也一直在思考着这些模块都是用什么逻辑符号来表示的。

自己写的数码管驱动没有黑金的那么严谨，漏洞百出，出现的问题也是千奇百怪，导致最后调试花了很多时间。

先看一下该驱动的top level

module SMG_Module(
						CLK,
						RSTn,
						dula,
						wela);
			input CLK;
			input RSTn;
			
			output [6:0]dula;
			output [1:0]wela;
			
			wire  [5:0]Time_Out;//就是因为top文件里的这几个线网型变量的位数没有指出！导致出现啦么多问题！
			wire 	isEn;
			
			
			count_module U1(
							.CLK(CLK),
							.RSTn(RSTn),
							.Time_Out(Time_Out),
							.isEn(isEn));
							
			wire [3:0]SMG_Ge;//就是因为top文件里的这几个线网型变量的位数没有指出！导致出现啦么多问题！
			wire [3:0]SMG_SHI;//就是因为top文件里的这几个线网型变量的位数没有指出！导致出现啦么多问题！
			
			Extract_module U2(
								.Time(Time_Out),
								.CLK(CLK),
								.RSTn(RSTn),
								.isEn(isEn),
								.SMG_Ge(SMG_Ge),
								.SMG_SHI(SMG_SHI));
								
			SMG_Show_Module U3(
								.CLK(CLK),
								.isEn(isEn),
								.RSTn(RSTn),
								.SMG_Ge(SMG_Ge),
								.SMG_SHI(SMG_SHI),
								.dula(dula),//段选
								.wela(wela)//位选
								);
								
endmodule

以下是整个驱动的RTL级视图