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原创 Windows11 安装poetry
如果使用py运行失败则替换为python即可终端运行结果如下此时如果运行poetry --version可以发现并没有成功安装,这是因为我们没有添加到环境变量。
2025-01-29 20:20:31
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原创 vivado FFT IP核使用
采样点数为512,每个采样点位宽为16位,其中最高位为符号为(0正,1负)。换句话说,如果用ROM存储正弦函数的coe文件的话,ROM ip核的位宽设置为16,深度为512.注意: 我们要确保输出给fft ip核的数据是16位,同时最高位是符号位,因此我们将原始数据乘上2的15次方填满低15位,在将负数加上2的16次方使得最高位为1。在我们写入txt时,我们是以%x(16进制写入的)因此正数最高位自动补0,负数保持不变,这样就确保了16bit输入,同时正数最高位为0,负数最高位为1。
2024-04-11 23:53:38
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原创 解决终端自暂停的问题 关闭快速编辑模式 python代码暂停
在windows10终端中运行的python出现自暂停或者是点击鼠标后出现暂停,敲回车或空格它才继续运行。
2023-11-17 15:46:07
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原创 解决远程连接数据库缓慢的问题【图文】【非常详细】
当我们远程访问数据库,遇到连接不上或者连接等待时间较长,问题大概率就出在数据库远程链接解析的问题,就是在MySQL的配置文件中增加如下配置参数:具体操作如下。
2023-11-01 10:13:17
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原创 python:多线程写入数据到数据库
线程创建后,它们被添加到线程列表中,并在循环结束时等待所有线程执行完毕。在每次循环中,它创建多个线程来处理不同的容器,并调用。函数:该函数用于将容器的 CPU 和内存使用情况写入数据库。函数获取容器的使用情况,然后执行 SQL 语句将数据更新到数据库中。列表中的容器名字,以便在后续代码中使用这些容器名字执行相应的操作。的列表(或可迭代对象)中的每个元素,并将每个元素赋值给变量。在循环的每次迭代中,程序可以对每个容器执行相应的操作或处理。列表中的容器名字,并将每个容器名字赋值给变量。用于时间相关的操作,
2023-05-21 16:22:40
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原创 python读取docker资源占用
函数内部使用该名称获取相应的容器对象,并计算 CPU 使用率和内存使用率。最后,函数返回这两个结果供调用者使用。
2023-05-18 17:29:11
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原创 python读取linux系统的cpu以及内存占用
请注意,上述代码是一个示例,你可以根据你的需求和具体的 Linux 系统进行适当的调整和改进。它提取每行的第三个字段(已使用内存)和第二个字段(总内存),然后将其相除并乘以 100,得到内存使用率。命令的参数,用于筛选包含 "Mem" 的行,以过滤出与内存相关的信息。的作用是执行这个 shell 命令,并将输出结果以字符串的形式返回。的作用是执行这个 shell 命令,并将输出结果以字符串的形式返回。命令的参数,用于提取每行的第二个字段并进行打印。命令的参数,用于在命令的输出中筛选包含。
2023-05-18 16:09:53
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原创 【FPGA-DSP】第九期:音频信号处理
从本文开始将记录一些简单的在System Generator中的实现方法。本文将介绍如何搭建音频信号的采集与输出模型。现在单声道的音频文件很难找,因此使用“格式工厂”将立体声音频文件转换为单声道音频文件,用于设计仿真。System Generator和Gateway In的采样频率设置为48000Hz,仿真时长设置为5s,即只采集和输出5s的音频信号。本设计采集到音频信号后不做任何处理直接输出,播放输出的音频文件。
2023-04-25 21:38:24
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原创 UE-Ueransim-5GC全链路开发记录v2
该教程将在UE-Ueransim-5GC全链路开发记录的基础上进一步升级,减少UE到Ueransim的代理转发。实现UE能够直接ping到主机中的Ueransim容器。虚拟机对外网卡与工控机通过交换机连接,由于在同一网段,因此可以互通。
2023-04-24 15:41:52
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原创 解决外部ping不通虚拟机中容器的问题
大多数情况下,计算机中的虚拟机未配置数据包转发,可以使用以下命令启用它。否者外部无法ping到虚拟机中部署的容器。
2023-04-20 16:27:43
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原创 【FPGA-DSP】第七期:Mcode调用
在System Generator中,Black Box和M-Code都是用于将HDL文件导入进行设计的工具。Black Box是一种可重用的模块,它可以将HDL文件导入到System Generator中进行设计。Black Box可以使用Vivado Simulator或外部协同仿真器进行仿真。Black Box的优点是可以快速地将HDL文件导入到System Generator中进行设计,而不需要手动创建模块。但是,Black Box的缺点是它不能提供与HDL文件相同的灵活性和控制。
2023-04-18 11:27:11
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原创 基于ZC序列的帧同步
基站采用原序列与接收到的序列做相关,由于OFDM符号是首尾相连的,如果有时延,则相关峰值就会出现移位,不出现在起始位置。ZC序列循环移位N后,原序列只与移位后的序列得良好的相关峰值,其它位置的序列相关峰值为0。我们知道一个根序列的长度是有限度的(139或者839),每移位NCS位就许配给一个UE,那由一个根生成的ZC序列很快用完,需要用到其它根来生成preamble,这个时候两个根生成的序列之间的互相关性就显得重要,它们要长得不“像”,即互相关几乎为0,否则基站区别不出它们。
2023-04-17 20:21:51
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原创 matlab升余弦滤波器comm.RaisedCosineTransmitFilter用法
RaisedCosineTransmitFilter是一个MATLAB通信工具箱中的函数,用于上采样和滤波输入信号。它可以使用正常的升余弦FIR滤波器或平方根升余弦FIR滤波器。通过使用升余弦FIR插值信号来应用脉冲整形滤波器。系统对通过使用升余弦有限脉冲响应(FIR)滤波器对输入信号进行插值来实现脉冲整形。FIR滤波器有x+1的抽头系数。
2023-04-17 19:34:11
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原创 基于互相关性的信号同步
许多测量涉及多个传感器异步采集的数据。如果您要集成信号并以关联式研究它们,您必须同步它们。例如,假设有一辆汽车经过一座桥。它产生的振动由位于不同位置的三个相同传感器进行测量。信号有不同到达时间。可以发现三个信号包络相同,但时延不同。即同一时间点信号有先有后。通过截断具有较长延迟的向量来对齐信号。互相关性最大值的位置指示领先或滞后时间。这些信号现在已同步,可用于进一步处理。将它们归一化,使其最大值为 1。在每个绘图中显示最大值的位置。
2023-04-17 15:35:11
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原创 【FPGA-DSP】第六期:Black Box调用流程
System Generator是一个Xilinx公司的工具,用于设计数字信号处理系统。Black Box是System Generator中的一个block,可以将其他HDL文件以黑盒的形式封装到System Generator设计中,在仿真时使用Simulink+Vivado Simulator(或ModelSim)协同仿真的方法,在Simulink环境中完成设计的仿真测试,即使用verilog代码进行编写,并在system generator中完成调用。参考:[],[下面开始实际操作演示~
2023-04-14 16:19:35
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原创 UE-Ueransim-5GC全链路开发记录
将ueransim-5gc-proxy传输进Ueransim容器中。工控机添加路由(在power shell中添加)Ueransim 对外接口 ip。Ueransim 容器内部ip。
2023-04-12 20:21:09
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原创 【FPGA-DSP】第五期:FFT调用流程
本章节主要说明如何在system generator中使用fft模块,话不多说,看操作:参考教程。
2023-04-11 12:55:57
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原创 【FPGA-DSP】第四期:FIR滤波器IP核调用及SystemGenerator实现
参考第4期 - FIR滤波器调用流程 - 基于FPGA的数字信号处理系统开发笔记_哔哩哔哩_bilibili第X期 - Xilinx Block使用说明合集 - 基于FPGA的数字信号处理系统开发笔记_哔哩哔哩_bilibili本章节将进行全流程FPGA DSP开发,包括了以下几个步骤Ok,让我们开始~
2023-03-31 12:12:06
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原创 LFM雷达及USRP验证【章节5:USRP实际测试】
USRP发送200次LFM脉冲,对每次接收到的信号进行采样,每一采样点数为N,接收端将采样得到的离散回波信号构成200*N维矩阵,按照。
2023-03-29 15:56:33
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原创 OTFS输入输出关系
如公式(4.24)和(4.27)所示,OTFS解调相当于一个DZT,将时域内接收到的样本转换为延迟多普勒域符号,下图显示了矩形脉冲整形波形Grx = IM的等效接收操作。由于IFFT的对称性,IFFT的转置等于本身,然后经过并行到串行转换后,如Gtx = IM,公式1.2.3的时域样本减少为。等价于一个单位阵,因此最后的海森堡变换和上一步ISFFT中的沿时延轴的fft相抵消,简化成了一个离散的Zak变换。当m=0,1,...,M-1,n=0,1,...,N-1时,公式4.30即为r的DZT变换,记作。
2023-03-28 20:46:29
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原创 【FPGA-DSP】第三期:DDS直接频率合成及FIR滤波
参考基于FPGA的FIR滤波器,手把手带你实现_哔哩哔哩_bilibiliFPGA数字信号处理(4)FIR滤波器设计【Matlab】【FPGA】【数字信号处理】【FIR数字滤波器】【FPGA流水线】【数字通信】【FPGA探索者】_哔哩哔哩_bilibili。
2023-03-28 13:45:56
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原创 【FPGA-DSP】第二期:DSP开发流程【全过程】
本章节首先介绍FPGA进行DSP开发所需要的软件环境,及其安装方式。DSP学习教程参考。
2023-03-28 10:30:12
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原创 LFM雷达实现及USRP验证【章节3:连续雷达测距测速】
但是存在相对运动时,无法得到目标物体的多普勒信息,进而无法计算目标物体的速度。本章将在第二章的基础上,实现连续LFM波形的雷达测距测速。该笔记参考资料:Radar测距及测速原理(2)——快速Chirp序列方法推导及实际应用 - 知乎 (zhihu.com)(114条消息) 线性调频(LFM信号)脉冲压缩雷达matlab仿真- 脉冲压缩 测距 测速 距离速度三维像(附matlab代码)_格桑蓝莲的博客-CSDN博客。
2023-03-27 23:26:10
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原创 【FPGA-DSP】第一期:DSP基础
本章作为FPGA数字信号处理的入门介绍课程,将介绍DSP的基本原理通常的数字信号处理器只包含一个或几个乘法器,需要进行多次迭代完成运算。不同的是从平台级 FPGA 开始,器件中集成了大量数字信号处理(DSP)的硬件模块,成为对信号进行并行处理的引擎,利用 FPGA 实现数字信号处理算法可以满足信号处理系统所提出的高性能要求,因此得到越来越广泛的应用。本章讨论采用 FPGA 硬件实现 DSP 系统的设计方法。
2023-03-24 17:29:17
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原创 LFM雷达实现及USRP验证【章节1:LFM基本原理】
和是雷达最重要的两个技术指标增加脉冲宽度然而发射窄脉冲必然导致平均功率下降,进而减小雷达的作用距离;发射宽脉冲能够增加雷达作用距离但是又减小距离分辨率。因此,传统的脉冲雷达中,增大作用距离和提高雷达的分辨力之间存在矛盾。为了兼顾雷达的作用距离和距离分辨力,发射信号应同时具备大时宽和大带宽的特点,为此,研究人员利用复杂波形来替代传统的单频脉冲信号。在发射端调制信号的频率或相位以增大信号的带宽,并发射大时宽的信号以保证作用距离。
2023-03-23 15:49:55
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原创 【FPGA学习】第五章-数字系统高级设计与综合
设计者对于电路的理解不同,那么其使用的硬件描述语言会直接影响到EDA软件的综合结果,电路的质量取决于工程师使用的描述风格和使用综合工具的能力。
2023-03-21 13:20:32
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原创 OTFS与OFDM的异同
波形设计是每一代数字通信系统之间的主要变化信道的带宽与两条路径的相对时延有关,该相对时延被称作为多径的时延扩展。 将以上模型扩展到收发端之间有多条路径的场景,对应的信道带宽可大概表示为信号经过无线信道传播后,一些频率的信号可以通过,一些频率信号被严重衰减,使得整体的信号产生畸变。为克服该问题,2G系统使用窄带信号(信号的带宽为200KHz)。但因窄带信号带宽较小,其所能承载的数据速率有限。为提供高传输数据速率,3G和4G蜂窝网络均为宽带通信系统。很明显,宽带通信系统需要克服 “信号带宽大于信道带宽”的情况。
2023-03-20 21:21:49
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原创 Ubantu或容器安装CV2
pythonimport cv2报错:ModuleNotFoundError: No module named 'cv2'一般情况都是默认安装的版本较低,低版本不能兼容高版本,因此猜测是,我的python3.6。
2023-03-20 16:43:30
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原创 UERANSIM容器使用教程
给出的大多为基于UERANSIM软件的操作方式,并未拓展太多基于容器化的UERANSIM操作方式,该教程旨在探索容器化UERANSIM的操作方式。
2023-03-20 12:43:54
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空空如也
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