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原创 DDS作业

在FPGA上设计一个DDS模块，在DE0 开发板上运行，在FPGA芯片内部合成出数字波形即可。不用输出模拟信号，本模块满足以下条件使用板载晶振的50MHz时钟，合成以下频率的信号 1、500KHz 正弦波信号。 2、1MHz 正弦波信号。 3、3MHz 正弦波信号。频率字字长32位，波表ROM尺寸为 10比特地址，1024个word 波形格式为2补码格式，12比特量化每个CLK输出一个有

2017-02-21 17:14:32 1097

原创计数器 FPGA 电路实验作业

实验内容一使用Veriog - HDL 语言，DE0 FPGA 开发板按照如下要求设计一个计数器电路。功能描述在 DE0 开发板的最右侧的 HEX LED 数码管上，进行计数并用十进制数进行显示。计数器特征如下只能使用一个50MHz的时钟信号，不要有计数器分频的信号作为时钟该计数器在电路复位后会循环的从0值递增计数到最大值，计数最大值是一个循环变化的过程

2017-02-19 19:48:58 1690

原创作业：计数器仿真实验

1、手工绘制的RTL图计数器的实质是累加器，只不过每次进行的是加1操作，所以本实验的想法是用两个加法器，一个用于从0-6，0-7，0-8，0-9每一次加1来计数，另一个是当分别到达需要进行下一次从零计数时对6，7，8分别进行加1，并对此加法器的值进行判断，当大于9时，开始下一个周期的从0-6计数，再配上其他的元件，即可以实现此时序逻辑电路的功能。2、Quartus扫描生成的

2016-11-27 12:23:17 3099

空空如也

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原创 DDS作业

原创 计数器 FPGA 电路实验 作业

原创 作业：计数器仿真实验

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