计数器 FPGA 电路实验 作业

最新推荐文章于 2024-08-02 17:45:07 发布
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本文详细介绍了如何使用Verilog HDL语言在DE0 FPGA开发板上设计一个循环计数器电路，计数范围从0到9并循环显示在数码管上。每个计数器在1秒内完成其计数范围的递增，并在复位后按照0-6, 0-7, 0-8, 0-9的顺序显示，之后重新回到0-6的循环。实验内容包括RTL图的绘制、Quartus仿真以及Source代码的提供。此外，实验二扩展到4个数码管，每个数码管独立显示0-6, 0-7, 0-8, 0-9的序列，同样遵循1秒的计数间隔。" 105452164,5518549,TKM32F499评估板GPIO点亮实践,"['单片机开发', '嵌入式系统', '微控制器', 'STM32', 'Cortex-M4']
摘要由CSDN通过智能技术生成

实验内容一

使用Veriog - HDL 语言，DE0 FPGA 开发板 按照如下要求设计一个计数器电路 。

功能描述

在 DE0 开发板的 最右侧 的 HEX LED 数码管上，进行计数并用十进制数进行显示。计数器特征如下

只能使用一个50MHz的时钟信号，不要有计数器分频的信号作为时钟

该计数器在电路复位后会循环的从0值递增计数到最大值，计数最大值是一个循环变化的过程，计数器复位之后，第一次计数最大值是6，然后是7、8、9，然后计数最大值又变成6，如此往复循环， 计数数值变化的时间间隔是1秒 ，计数过程如下所示：

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0 1 … 6 0 1… 7 0 1 … 8 0 1 … 9 0 1 … 6 ……
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