每天学命令<report_clock_timing>-CSDN博客

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本文详细介绍了Verilog时序分析中`report_clock_timing`命令的使用，包括不同类型的报告如skew、jitter、latency等，并通过多个例子展示了如何指定clock、source和target等参数进行分析。同时，提到了该命令在静态时序分析中的应用。

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report_clock_timing
-type [{skew interclock_skew jitter summary latencycppr_stage_count [[-launch | -capture]

        [-rise| -fall]
        | [-histogram[-histogram_range interval size ]]
        [-logic_level [-source{clock_root | generated_clock}]]
        ]
      ]
[-early | -late]
[-clock clock_list ]
[-from_clock from_clock_list ]
[-to_clock to_clock_list ]
[-from from_list ]
[-to to_list ]
[-nworst worst_entries ]
[-greater_than lower_limit ]
[-view view_name ]
[-verbose]
[-format column_list ]

这个命令可以报出clock上的skew，timing情况，大部分option和report_timing较类似。

-type 指定生成report的类型，主要有以下几种

interclock_skew：报出design中，所有clock launch path和capture path上的latency还有skew情况，针对clock launch path和clock capture path不是同一个clock而言。见例子1

jitter：报出每一个clock end point上late和early的jitter值，见例子2

skew: 报出design中，所有clock launch path和capture path上的latency还有skew情况，和interclock_skew不同的是，它是针对同一个clock launch path和clock capture path。见例子3

latency：报出design中所有clock pin的source latency和network latency，见例子4

sumamry: 生成一个clock timing的summary report，见例子5。setup分析的话，报出max launch latency，min capture latency，max setup skew。hold分析的话，报出min launch latency，max capture latency，max hold skew

cppr_stage_count: 报出common path point之后，到clock pin上的逻辑级数，见例子6

-launch | -capture 报出launch/capture clock path上的source、network latency，只能使用在-type latency模式下，见例子7

-rise | -fall 报出上升沿/下降沿上的source、network latency。只能使用在-type latency模式下

-histogram 采用直方图格式，感觉没有什么用。只能使用在-type latency模式下，见例子8

-histogram_range 指定直方图格式的间距

-logic_level [-source {clock_root |generated_clock}] <