Tiso666的博客

分辨率最全的VGA驱动，FPGA开发，Verilog

Verilog、QSPI驱动

FPGA的Verilog模块库，SPI从机驱动模块

基于FPGA和Verilog的SD卡扇区读写控制模块

也希望阿空模块库的各个参数化模块能像一块块积木一样，帮助各位热爱FPGA的小伙伴们搭建起来自己的逻辑电路城堡！本次我们介绍了我们模块库里的eeprom读写驱动功能，下次如果我们做了页读写模块再来向小伙伴们继续分析。写FPGA参数化模块，阿空是很认真的，也希望这份认真可以帮助到更多热爱FPGA的小伙伴。CSDN上的解说文档主要是向购买了模块库的小伙伴对各个模块的使用介绍和答疑。

基于FPGA和Verilog的IIC主机通信模块。

并且我们可以通过功能操作使得读取到的暂存ram被全部写入到写入暂存ram中，这样做是为了在擦除数据之前，先对原数据进行保留，我们之后只要修改我们想要修改的部分数据，擦除后再写回去就可以保证其他没有被修改的数据保持原样。最后我们来看一下整个模块的例化以及整个使用顺序，模块例化如下，只要按照先读取ram，再拷贝至写入暂存ram，然后根据需求修改写入暂存ram的内容，再擦除扇区，最后写入数据。这一系列的顺序发送指令，就可以完成一次spi flash的完整写入。

今天给大家带来的是我们模块库里的SPI通信主机驱动模块，这个SPI也是我们基础的协议之一，相信大家也可以找到很多相关的资料，我这边只做一下简单的介绍，SPI通信一般情况下是四根数据线，sclk，mosi，miso，cs。CPOL = 0, CPHA = 0：空闲状态为低电平，数据在第一个边沿（上升沿）采样。CPOL = 0, CPHA = 1：空闲状态为低电平，数据在第二个边沿（下降沿）采样。CPOL = 1, CPHA = 0：空闲状态为高电平，数据在第一个边沿（下降沿）采样。

对于字符串的处理模块都是通用的，不仅能用于对串口接收数据的保存对比，也可以用于其他协议。

紧接着我们再来解释一下对应的每个端口信号，这里值得强调一点的是，在这里接收数据标志位和之前的串口发送完成信号（tx_done）有所区别，发送完成信号在发送完成后，只会返回一个时钟周期的高电平，但是这里的data_rec是数据接收完成后就会置1，直到你将clr清除使能置为高位置才会将data_rec复位回0，这里如此设计就是为了在接收到来之后，防止其他模块无法立即响应，就可以等待其他模块取走数据后再拉高clr。首先，第一步还是跟我们串口发送驱动的设置一样，我们需要给定我们的。也希望阿空模块库的各个。

FPGA的Verilog模块库，串口发送字符串模块。

FPGA的Verilog模块库00号模块，固定波特率串口发送模块，串口发送模块的使用介绍。