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RSS订阅原创 【Tessent Shell Users Manual】【Ch5】Workflows(2)【Tessent Shell Flow for Hierarchical Designs】(1)
Tessent Shell 使用名为 “divide and conquer” （分而治之）的方法学进行 hierarchical DFT，在 sub-physical block level 进行 RTL and Scan DFT 插入。从最低层级的 bolck是开始，自底向上（bottom-up process）进行层次化 DFT 实现。层次化的设计方法学是大规模设计变得高效，芯片设计者将设计拆分为多个 RTL blocks，并行设计不同的功能模块。
2024-07-17 11:58:15
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原创 【Tessent Shell Users Manual】【Ch5】Workflows(1)【Tessent Shell Flow for Flat Designs】
Tessent Shell 的 workflow 可以分为两大类：prelayout 和 postlaout。prelayout DFT 流程是使用 Tessent Shell 对 flat 或者 hierarchical 设计进行操作；postlayout flow 是对完成布局布线的网表进行操作。在 flat design 的 RTL 和 Scan DFT 插入流程中，可以对整个 chip-level 的设计进行 DFT 插入。
2024-07-16 15:27:16
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原创 【Tessent Shell Users Manual】【Ch4】DFT Architecture Guidelines for Hierarchical Designs
随着设计规模的增大，大部分芯片都是层次化的设计流程。对于 DFT 而言，同样也可以使用层次化设计方法学进行测试插入、测试生成和诊断。采用层化设计方法的 DFT 称之为 hierarchical DFT。
2024-07-12 17:13:22
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原创 【Tessent Shell Users Manual】【Ch3】Design Introspection and Editing（未完待续）
Tessent Shell 提供了一系列用于检查（examining/introspecting）和编辑design的命令。
2024-07-11 14:00:58
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原创 【Tessent Shell Users Manual】【Ch1】Tessent Shell Instroduction
Tessent™ Shell是一个可以运行所有Tessent工具的平台，包括共享的设计数据、通用数据库以及强大的脚本工具，它提供了一个完整的自动化DFT流程，以及满足特定需求的定制化流程。
2024-07-10 10:05:30
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3原创 【DC】DC工具 report_timing 命令的一些选项
如果指定了时钟对象，则此选项选择由指定时钟控制的端点，但仅选择由时钟源处的时钟上升沿捕获的路径，同时考虑沿时钟路径的任何逻辑反转。这一组选项和第一组选项的内容一样，只是第一组选项选定的是 endpoint ，这里选定的是 stratpoint。指定每个 endpoint 要报告的最大路径数。默认值为1，它只报告在给定端点结束的单个最差路径。指定默认情况下每个 path group 要报告的路径数，或者如果。选项，且设计没有时序限制，默认情况下会报告到输出端口的最长路径。选项指定的组内具有最差松弛的路径。
2023-06-07 21:41:52
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原创 【Tessent】Scan and ATPG 【ch8 Test Pattern Generation】Timing-Aware ATPG
Timing-aware ATPG基础
2023-06-05 16:16:21
784
原创 【Tessent】Scan and ATPG 【ch2 Scan and ATPG Basics】(4) Multiple Detect(n-detect)
Tessent 手册第二章中 N-detect 基础知识
2023-06-02 13:44:09
718
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