SWJTU计算机组成实验C-实验七 指令存储器与取指令部件的设计

实验目的，说明实验仪器、设备等说明参见《计算机组成实验C》实验及课程设计指导书。

简要点评：此实验与前六个实验有略微不同——因为引入了存储器ROM的设计，以下简述创建ROM器件和ROM初始化文件mif的建立步骤。

使用软件：Quartus II 9.0 sp2

先完成分频，数码管扫描以及PC寄存器的设计。

分频模块：

Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity FRQ is
port(clk_in:in std_logic;
     clk_out:out std_logic
     );
end;

architecture one of FRQ is
	signal temp:std_logic_vector(7 downto 0);
begin
	process(clk_in)
	begin
		if clk_in'event and clk_in='1' then
			temp<=temp+1;
			clk_out<=temp(7);
	    end if;
	end process;
end;

PC寄存器模块：

mode为模式控制，0为地址置数，1为地址自增。

add为PC寄存器自增操作数，由另外一组信号控制，可以控制add为0或1，当add为1时PC寄存器读取完当前内容就会自增1读取下一个数据，当add为0PC寄存器会暂停在当前地址不再前进。

reset为PC寄存器清零端。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all; 	
entity PC_RIGISTER is
port(clk_