虽然只是简单的驱动,但是下午的调试让自己体会很多。
1.白忙了几个小时去调试,结果是没有tcl文件中有个引脚名改了后没有再运行,自认为综合编译时是会自动把tcl文件编译进去,
最后确实不晓得原因,通过看重要警告,才发现。
2.关于警告的处理,可以有,但一定要可控,因为编译器如:变量位数不对,或少一个多一个接口,他都不会报错,今天分配引脚出错都没报错。
3.每个变量要赋初值
4.尽量每个模块都有ModelSim仿真,好多问题,一看波形自然就明白了,仔细分析波形图,不要看个大概,很多问题只有静下心来,才能发现。
5.模块的划分应合理,编写verilog之前,尽量把全局模块划分好,看每个模块的难度,把每个模块的接口设计好,只要模块分好了,感觉很简单。
6.变量名要取号
7.感觉“仿顺序法”很好,尤其是start_sig,done_sig,isCount用的很好
8.12864模块感觉还是很乱,其实init_module和data_module之间可以在用模块封装起来,感觉更直观