【VS Code+Verilog+Vivado使用】（2）基本设置

已于 2024-01-29 23:15:41 修改
阅读量540 收藏 5
点赞数 8
分类专栏： VS Code 文章标签： vscode
于 2024-01-29 16:27:27 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/XDUryan/article/details/135915304
版权

文章目录

2 基本设置

2.1 字体大小

方法1：VS Code左下角 > 管理 > 设置，搜索"font size"，点击左侧"字体"，根据需要设置"editor.fontSize"选项的值，改变字体大小，如下图蓝框部分所示：

在这里插入图片描述

方法2：VS Code左下角 > 管理 > 设置，搜索"mouse wheel zoom"，勾选"editor.mouseWheelZoom"选项，按住Ctrl+鼠标滚轮改变字体大小，如下图蓝框部分所示：

在这里插入图片描述

2.2 Tab大小

VS Code左下角 > 管理 > 设置，搜索"tab size"，点击左侧"文本编辑器"。

第一步：不勾选"editor.detectIndentation"选项，否则VS Code会根据文件内容自动推测tab的空格数。

第二步：将"editor.tabSize"选项设置为3。

在这里插入图片描述

2.3 选中高亮

选中的文本及与选中文本相同的文本高亮设置。

VS Code左下角 > 管理 > 设置 > 右上角打开设置(json)，打开"settings.json"文件，添加下图红框部分所示设置：
在这里插入图片描述

可根据个人喜好对高亮的颜色进行修改，选中文本后的高亮效果如下图所示：

在这里插入图片描述

2.4 文件编码

VS Code默认是以UTF-8编码格式打开文本文件的，如果您的文本文件不是UTF-8编码格式，使用VS Code打开时，会出现乱码。

例如，以GB2312编码格式编写一个文本文件，使用VS Code打开该文本文件时出现乱码，如下图红框部分所示：

在这里插入图片描述

VS Code左下角 > 管理 > 设置，搜索"auto guess encoding"，勾选"files.autoGuessEncoding"选项，如下图蓝框部分所示：

在这里插入图片描述

此时，使用VS Code能够正常打开文本文件，VS Code自动识别文件编码方式为GB2312，如下图红框部分所示：

在这里插入图片描述

xduryan
关注
  • 8
    点赞
  • 踩
  • 5
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
verilog_vscode配置
03-13
verilog_vscode配置
线性滤波.zip（FPGA实现+Verilog）
12-22
2. **Verilog硬件描述语言**：Verilog是业界广泛使用的硬件描述语言之一，用于描述数字系统的结构和行为。在“code”文件中，我们可能看到Verilog代码用于定义线性滤波器的逻辑结构，包括滤波器的系数存储、数据处理...
systemverilog语法高亮设置
Cowrie168的博客
09-19 1692
systemverilog语法高亮设置
VSCODE-Verilog开发插件/(代码格式化+Verilog文件树显示+一键例化+UCF转XDC+代码错误检查+语法高亮)
QQ1391074994的博客
09-27 3487
实现verilog代码格式化功能,一件例化功能,例化的代码自动复制到剪切板,ucf转xdc文件:语法高功能：ucf语法高亮，xdc语法高亮，verilog语法高亮，高云.cst语法高亮。,verilog代码常用片段。verilog代码定义变量悬停显示。代码错误检查.
VSCODE中设置代码高亮显示
dujunqiu的博客
10-18 2910
VSCODE中设置python代码高亮显示
【VS Code+Verilog+Vivado使用】（1）常用插件
XDUryan的博客
01-29 2141
VS Code + Verilog + Vivado联合使用说明
如何在VSCode中优雅地书写Verilog
最新发布
weixin_62701327的博客
03-06 5897
2.仿真器选择ModeiSim的，选择常见的器件家族，建立存在工作库的文件目录并填入，选择modelsim的win64文件夹作为modelsim仿真器所在目录，勾选Compile Xilinx IP,最后点击compile即可生成相应工作库(注：此处等待时间较长).在VSCode中打开源文件所在目录，编写完设计文件和仿真文件后，按住ctrl+`打开终端，输入vlog *.v 编译该工作目录下的全部.v文件.(也可以输入vlog xxx.v文件单独编译对应的.v文件).
verilog 编程环境搭建2 —— vscode 插件安装与配置
ppqppl的博客
10-27 3319
verilog 编程环境搭建2 —— vscode 插件安装与配置 安装 vscode 的过程这里就不进行详细讲解，这里主要是介绍如何配置 verilog 通过一些插件来实现编译，在安装插件之前我们需要确认电脑中是否已经安装了 C/C++ 和 python 的开发环境 基本环境配置 安装 verilog-HDL/SystemVerilog/Bluespec SystemVerilog 插件 首先...
dac.rar_dac code _verilog
09-19
本压缩包"dac.rar_dac code _verilog"包含了关于使用Verilog进行DAC设计的知识点。Verilog是一种硬件描述语言，广泛用于数字电路的建模和实现。 首先，让我们深入理解DAC的基本工作原理。DAC的核心是将二进制数字...
ddr2 读写模块verilog
03-31
在这个项目中，我们将深入探讨DDR2读写模块的设计以及使用Verilog实现的关键点。 首先，`ddr2 读写模块verilog`涉及到的主要任务是设计一个能够控制DDR2内存进行读写操作的控制器。这个控制器通常包括预取、时钟...
UE Verilog语法高亮
02-18
包含UEdit Verilog 语法高亮脚本，直接复制到安装目录的Wordfile中即可。 verilog2001.uew SystemVerilog.uew Verilog2001_SystemVerilog.uew
verilog高亮及显示函数列表版本
06-15
通过修改原厂uew文件，添加正则式过滤表达，使得可以支持显示verilog函数列表以及语法高亮
verilog_代码编写软件UE_高亮
08-03
今天有用UE查看verilog程序，下载的UE是破解版的，打开后灰蒙蒙的一片，很不爽的，于是搜索一番，下面是一段用于verilog在UE中高亮显示的程序，可以用的。以备后用。
sublime text 3 verilog 代码高亮和自动提示
10-28
sublime text 3 verilog 代码高亮和自动提示
各类简单的verilog代码例子
01-10
各类门简单逻辑电路verilog实现.较大的功能电路，交通灯verilog实现，电子表的verilog实现，流水灯verilog实现
ram.rar_RAM VERILOG_Verilog memory code_ram verilog_random_ve
09-19
一旦验证无误，可以使用Synopsys VCS、Xilinx Vivado或Altera Quartus等综合工具将Verilog代码转化为具体的门级网表，适应不同的FPGA或ASIC平台。 6. **www.pudn.com.txt 和 RAM.PDF**： 这两个文件可能包含更详细...
vivado_hls_tutorial:使用HLS openCV函数的Xilinx Vivado基本HLS图像处理教程的源代码-opencv source code
03-24
在Xilinx Vivado HLS中集成OpenCV，开发者可以快速地将高级算法转换为硬件描述语言（如VHDL或Verilog），进而优化在FPGA（Field-Programmable Gate Array）上的执行效率。 首先，让我们深入理解Vivado HLS的基本...
Vscode配置Verilog开发环境
qq_45776815的博客
03-04 1万+
在Vscode扩展中搜索verilog 安装下面几个插件将Vivado安装目录下面的bin文件夹加入到环境变量PATH里面，重新打开vscode，命令行窗口输入显示正常版本信息则添加成功。然后在vscode中选择语法检查工具为xvlog，然后重启vscode，大概就具有语法检查功能了如果依旧不行，试试重启电脑、管理员模式打开vscode、配置ctags（这个应该不会影响语法检查）、检查环境变量是否正确这几种可能多试试或许就好了。
【VSCode】设置关键字高亮的插件 | Highlight Word
热门推荐
wkd_007的博客
06-25 2万+
介绍 VSCode 怎样使单词独立的高亮显示，介绍了 highlight-words 插件，介绍了插件的详细设置设置步骤
vscode配置verilog++vivado
06-28
### 回答1： 首先，需要在VS Code中安装Verilog插件。在插件市场中搜索“Verilog”即可找到。 接下来，需要安装Vivado软件，并将其添加到系统环境变量中。在Windows系统中，可以在“控制面板”中找到“系统”选项，然后点击“高级系统设置”，在弹出的窗口中点击“环境变量”，找到“Path”选项，点击“编辑”，然后在末尾添加Vivado软件的安装路径。 然后，在VS Code中打开Verilog文件，点击右下角的“选择解释器”按钮，选择“verilog.vivado”作为解释器。接下来，可以使用VS Code中的调试功能来调试Verilog代码。 需要注意的是，Verilog++是一种较为新的Verilog语言扩展，目前还没有被广泛支持。因此，在配置Verilog++时需要特别注意。 ### 回答2： Visual Studio Code（VSCode）是一款广受欢迎的轻量级开发工具和代码编辑器，它支持多种编程语言，包括Verilog。这个配置过程并不复杂，具体步骤如下： 第一步：安装Visual Studio Code 在VSCode官方网站（https://code.visualstudio.com/）下载VSCode并安装。 第二步：安装Verilog插件 在VSCode中打开“扩展”视图，搜索“Verilog HDL Language”插件并安装。 第三步：设置编译器 在VSCode的“Settings”视图中搜索“Verilog”，找到“Verilog: Simulation>Compiler Path”选项，将其设置为Xilinx Vivado工具中的vlog.exe路径。 第四步：创建项目并编写代码 在VSCode中创建一个新文件夹，并创建包含Verilog代码的文件。在文件中编写代码并保存。 第五步：创建Vivado工程 在Vivado中创建一个新工程，选择刚才创建的文件夹作为项目路径，并设置好工程选项。 第六步：生成RTL 在Vivado中将Verilog代码添加到工程中，并生成RTL。 第七步：使用VSCode进行仿真 在VSCode中打开终端，进入项目路径，运行仿真代码。这将使用Vivado中生成的RTL执行仿真操作。 通过以上步骤，您现在已经可以在VSCode中配置Verilog开发环境，并使用Vivado进行仿真。祝您愉快的编程旅程！ ### 回答3： 在vscode中配置Verilog与Vivado的过程需要按照以下步骤进行： 1. 首先，需要安装vscode和Vivado软件。Vivado是Xilinx公司的FPGA设计工具，用于开发Verilog代码。 2. 安装Verilog系统Verilog插件。在vscode的插件市场中可以找到这个插件，安装后即可在vscode中使用相应的Verilog语言支持。 3. 在Vivado软件中创建项目。在Vivado中创建项目之前，需要先设置好设计的元件库和仿真IP库，根据设计需求设置好各项参数。 4. 在Vivado中导出设计文件。在设计完成后，在Vivado的菜单栏中选择"File"->"Export"->"Export HDL"，在弹出的窗口中选择要导出的文件格式和路径，然后点击"Export"按钮，即可将设计文件导出到指定的路径中。 5. 在vscode中打开设计文件。在vscode的文件窗口中选择要打开的设计文件，双击即可打开文件。 6. 在vscode中编写代码。编写代码时需要注意代码的格式和语法，可以参考其他已有的Verilog代码参考。 7. 在vscode中进行调试和仿真。在vscode的插件中，选择"Debug"->"Prepare for Debugging"，然后再点击"Start Debugging"按钮，即可在vscode中进行仿真和调试。 总的来说，通过vscode和Vivado配合使用，可以更方便地进行Verilog代码的编写、仿真和调试，提高设计效率和质量。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值