DSP+ARM+FPGA国产芯片DDR3/DDR4 SI+PI协同仿真分析

DSP+ARM+FPGA国产芯片仿真。

仿真对象：DDR2/3/4/5、LPDDR2/3/4/5等

● SI/PI协同仿真，Batch仿真
● 参与行业DDR3/4/5设计规范制定
● 仿真测试对比，提升仿真精度
● 丰富的DDR3/4/5产品Debug经验

信号质量仿真

- 仿真优化前后结果对比

时序仿真分析

- 各组信号时序关系对应
- 时序窗口计算 （建立/保持时间Margin）

仿真难点

走线密度大，颗粒数量多，运行速率高，时序裕量小，驱动种类多。

仿真内容

拓扑优化，ODT调节，驱动选择，端接/串阻阻值调节，时序分析，针对所有信号线进行全通道仿真。

仿真目的

- 通过前仿真，得到设计规则，指导Layout布局布线
- 通过后仿真，验证Layout布局布线的正确性和合理性
- 项目调试中出现问题，通过仿真定位问题并提出改进意见
- 测不到芯片内部的信号，通过仿真对比外部测试数据，
模拟到芯片内部的真实情况。

仿真意义

- 布局布线条件不符合设计要求时，仿真目的变得很明确
- DDR3/4/5拓扑类型选择，根据设计条件选择fly-by，T或fly-by+T
- 低功耗要求时，能否关掉ODT也能正常工作
- DDR3/4/5在高密度、降成本(如减层、用普通工艺)时的设计指导
- HDI设计时无完整参考平面或者无法很好等长时的布线指导备