笔试测试面试

1. 芯片接口的三态数据总线实现
FPGA中设定一个信号为三态门，在Verilog中，就是设定该信号的类型为inout。通常用在总线接口中，因为在一个总线上同时只能有一个设备端口作输出，这时其他端口必须在高阻态，同时可以输入这个输出端口的数据。所以，设备端口要挂在一个总线上，必须通过三态缓冲器。
NOTE:fpga代码设计中，记得有一条“原则”，对于三态口，尽量在顶层模块使用三态，不要在内部子模块使用三态，不然会带来一系列问题。因此最好在芯片顶层就把三态数据总线分成两根，内部就不再使用三态门了。
3.HVT, LVT, SVT 各有什么特点？
LVT：低阈值 这种库的漏电流较大，但是开启快，延迟较小。
SVT：标准阈值 居于两者中间。
HVT：高阈值 这种库的漏电流小，但是开启慢，延迟较大。
关键路径上用少量 LVT 加 SVT ，普通path上用 SVT 和 HVT，timing 特别松的 path 上多用 HVT。
最主要考虑的还是 timing 和 power 的 tradeoff。如果 timing 很松的话 ，HVT是最好的选择。
4. 建立时间和保持时间
Tlaunch + Tck2q + Tdp < Tcapture +Tck -Tsetup;
Tlaunch + Tck2q + Tdp > Tcapture +Tck -Thold;
很清晰透彻
5. 数据位宽8bit,地址位宽13bit的RAM，其容量大小
地址位13bit,表示能指示2^13个内存单元，数据位宽8bit表示通过数据线每次可以传送8位数据，每根数据线传送一位数据，1B=18bit,所以容量大小为2 131B = 8KB.