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RSS订阅原创 第12周实验--VGA协议与图像输出Verilog编程
第12周实验–VGA协议与图像输出Verilog编程一、VGA简介VGA的全称是Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。早期的CRT显示器由于设计制造上的原因，只能接收模拟信号输入，因此计算机内部的显卡负责进行数模转换，而VGA接口就是显卡上输出模拟信号的接口。如今液晶显示器虽然可以直接接收数字信号，但是为了兼容显卡上的VGA接口，也大都支持VGA标准二、基于DE2-115 FPGA开发板的VGA显示软件基于quartusII 13.0版
2021-05-28 20:31:11
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原创 第11周作业---HLS编程环境入门
第11周作业—HLS编程环境入门1、HLS是什么？与VHDL/Verilog有什么关系?当前最流行的硬件设计语言有两种，即 VHDL 与 Verilog HDL，两者各有优劣，也各有相当多的拥护者。VHDL 语言由美国军方所推出，最早通过国际电机工程师学会(IEEE)的标准，在北美及欧洲应用非常普遍。而 Verilog HDL 语言则由 Gateway 公司提出，这家公司辗转被Cadence所购并，并得到Synopsys的支持。在得到这两大 EDA 公司的支持后，也随后通过了 IEEE 标准，在美国、日
2021-05-28 20:22:14
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原创 Quartus-ll D触发器
一、D触发器简介D触发器是一种最简单的触发器，在触发边沿到来时，将输入端的值存入其中，并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间，D的跳转不会影响触发器存储的值，但是在脉冲边沿到来之前，输入端D必须有足够的建立时间，保证信号稳定。D：输入信号CLK：时钟信号SET：置位信号，低电平有效CLR：清除（重置）信号，低电平有效当控制信号SET和CLR中存在低电平时，输出信号 Q n + 1 Q^{n+1}Qn+1跟随CLR(清除信号)当控制信号SET和CLR都为高电平时，如果CLK为
2021-04-07 23:28:32
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空空如也
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