D触发器设计同步12进制加计数器

最新推荐文章于 2024-06-08 10:11:49 发布
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分类专栏： 数字电路 文章标签： fpga开发
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本文介绍了如何利用D触发器设计一个同步12进制加法计数器，详细阐述了设计过程，包括状态表的建立、激励方程组的确定、状态图的绘制，并通过Multisim进行电路仿真，展示了逻辑分析仪的波形图，适合FPGA开发初学者参考。

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要求：

1.利用D触发器设计一个同步１２进制的加法计数器，写出设计过程；

2.用Multisim进行仿真，借助逻辑分析仪，观察波形图。

步骤：

首先列出同步十二进制加法计数电路的状态表

 

确定激励方程组

D3、D2、D1、D0 是触发器现态函数

 

画出完全状态图，并检查自启动能力

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