首先 讲DC中的设计层次
1 top层 包含很多小的module（或者实例化的ip）
2 小的module（不同的.v，会在加载设计时和top一起被 read_verilog .v 加载）
3 例化的ip（就比如 买的一个解码器的ip）
4 最小的门级单元，比如OR XOR之类的
target_library即目标工艺库，由台积电 中兴国际等芯片加工厂确定，用谁家生产芯片，就用他家的目标工艺库。 指定命令为 set target_library TSMC.db， 层次中的 4 即最小的元件在此处找到，以组成门级电路。
link_library是层次 3 需要的，即将.v中例化的ip解释成4组成的模样，然后再在target_library中选取正确的元件组成门级网表，link_library可以看成解释设计的功能，link_library应该由ip的供应商提供，指定搜索路径，得到ip的解释文件resolve design references。
还有 小模块在哪里找？内存中！因为已将小模块 层次2 加载进内存了
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