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RSS订阅原创 FPGA任意偶数、奇数、小数分频器
一、偶数分频器偶数分频器原理不在介绍，直接给出verilog代码。module even_div#(parameter DIV = 4,parameter WIDTH = 8)( input clk, input en, input rst_n, output reg locked, output reg clk_out);reg [WIDTH-1:0] div_reg = DIV;always@(posedge cl
2021-04-10 11:03:21
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原创 AXI4-Stream时序——视频时序与AXI4-Stream之间的关系
写在前边的话：如果你能搜到此篇文章，我就默认你对AXI4-Stream有了一个大致的了解（至少知道此协议不包含任何地址映射，仅仅是一串数据流）。本文是基于video in IP的对视频信号转AXI4-Stream信号的验证。因为博主现在不用OV5640/OV7725等之类的传感器了，因此抄无可抄，必须自己探究一下这个IP的输入时序是怎样的。只有理解了输入和输出的时序是怎样的，我们才能应用这个IP得心应手，才能不被这类IP所吓到（请注意，是这类！！）。正文开始：Video-in IP长下...
2020-11-21 11:49:44
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原创 the boy put on his goggles, fitted them tight, test the vacuum.全篇翻译
//新概念4 the boy put on his goggles, fitted them tight, test the vacuum.自己写的翻译,如有不当之处欢迎指出! 那个男孩戴上了他的护目镜,将护目镜扶正,还检查了一下是否有空隙.他的手一直在颤抖.然后他选择了一块他能够拿得动的最大的石头,滑过岩石的边缘直到他的下半身完全处于冰凉的水中,但他的上半身还在炎炎烈日下.他向上看了一下万里无际的苍穹,用力深吸空气,一口,两口,接着带着那块石头快速沉入底部.他边游边数.他紧紧用手抓着洞穴的边缘,拖...
2020-11-09 20:02:00
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转载 celebrate, celebrity：庆祝与名人的关联
转：http://blog.sina.com.cn/s/blog_4b98dfd901000cl9.html作者：清抹Why so many celebrities being invited to attend the celebration was just because they were so celebrated. 这个例句简直典型的绕口令，它的意思就是“如此众多的名流被邀请参加庆祝仪式，仅仅是因为他们如此有名”。句子里的难点在于celebrity, celebrate (celebrat
2020-09-15 10:50:28
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原创 HLS 错误/警告/函数积累等问题——个人学习记录（持续更新）
1.HLS中持续出现：WARNING: Hls::stream 'hls::stream<ap_axiu<32, 1, 1, 1> >.1' is read while empty, which may result in RTL simulation hanging.解决办法：这是因为输入的axi_src为空，因此需要把读进来的图片src_img转换成axi_src,需要加上IplImage2AXIvideo(src_img,axi_src);2.IplIma.
2020-07-07 15:43:18
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转载 HLS中优化for循环总结！
写在前边的话本博客是转载B站高亚军老师所讲解的内容。觉得高老师讲的太快了，稍不留神就会跳过去很多。本人看了看视频，截了个图，写了个总结。如侵则删。一、基本概念，pipeline，unrolling第一章，先上代码，注意代码中的注释，非常重要。后边几章就不上代码了。//头文件部分#ifndef FOROPT_H_#define FOROPT_H_#include <ap_int.h>#define N 3#define WX 8#define BW 16ty
2020-06-23 17:40:45
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原创 ZYNQ的VDMA采集OV5640视频数据通过HDMI接口显示
在ZYNQ上调试OV5640并用HDMI显示出来这个实验简直就是一部血泪史啊！！有木有！！一个小小的摄像头，调了4天。因此我准备把这次痛苦的经历和全部经验、细节写出来，以供记录学习ZYNQ的心酸历程。 在百度上输入ZYNQ VDMA OV5640等关键字，搜索的大部分是来自米联客的教程。在此特别地向米联客、ALINX、正点原子等等诸如此类的公司和机构表示感谢和深深的敬意，原因是他们向广大刚刚走进ZYNQ世界的新手提供了免费的教程。前辈们的博客对VDMA，VTC，Video ...
2020-06-16 22:00:23
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原创 ZYNQ AMP详解
本实验是双核AMP(asymmetrical processor)实验。双核实验需要CPU0向CPU1发出软件中断从而唤醒CPU1。CPU1对CPU0中的数据进行操作。CPU0和CPU1共享一段内存空间（可以把这段共享空间当作数据交换的部分）。首先要建立一个Vivado工程。这里完成的思路是：CPU0接收串口发来的数据，发出软件中断，唤醒CPU1. CPU1通过AXI接口控制LED的闪烁频率。硬件部分：需要设计一个参数可调的分频器（输出频率10Hz-0.2Hz之间）。另外，还需要设计..
2020-05-27 00:43:12
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原创 ZYNQ 中断函数配置——个人笔记
一、 GIC头文件中的那些函数xscugic.h文件中定义了以下多个函数。//连接：设置中断服务函数注册//入口参数：SCU GIC实例，中断ID，定义中断处理函数，中断s32 XScuGic_Connect (XScuGic *InstancePtr, u32 Int_Id, Xil_InterruptHandler Handler, void *CallBackRef);//断开连接：中断服务程序不再连接//暂时这么理解吧，反正对于我这种垃圾来说也用不上void X...
2020-05-25 21:42:08
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原创 内存（DDR/DDR2/DDR3/DDR4）的速度等级和时钟频率———个人笔记
以下全部图片均来自镁光（Micron）公司产品的数据手册。DDR：以MT48LCxx型号的DDR内存芯片为例，数据手册中给出如图1所示的一个表格。从表格中可以看出它的主频（Clock Frequency）。图1 不同速度等级的DDR主频它的主频与传输数据的频率相同。我们可以从时序图中观察出来。随便在数据手册中截过来一个有数据传输的时序图，如图2所示。图2 输出数据Dout与...
2020-02-25 12:40:59
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原创 FIFO的时序和应用——FPGA的个人笔记
FIFO即First in first out.就是先进先出。这种技术其实早已经不是什么新鲜东西。网上有关它的描述很多，但是还是想说一下自己的理解。本篇博客挖掘的不是太深入，只是介绍了一下FIFO的时序。将重点放在写空(wrempty)、写满（wrfull）、读空（rdempty）、读满（rdfull）等几个关键状态上。笔者在用FPGA实现这个功能前，看了看原子哥的教程视频。有关FIFO的用途...
2019-12-29 22:35:20
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原创 Matlab把图片数据/波形数据生成.mif文件
在Altera系列的FPGA中.mif文件可以设计一个ROM。这个ROM里可以存放数据波形，产品ID，甚至还可以是简单的灰度图像库。但不建议ROM的深度超过10000，这样会影响ROM的性能。创建.mif文件可分为以下几个流程：1.先利用Quartus II创建一个.mif文件，例如myrom.mif；2.Matlab创建一个.txt文件，写入相应的地址和数据；3.复制.txt中的...
2019-05-07 14:42:14
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原创 BLDC电机中的死区时间究竟是什么？
BLDC会通过IGBT电路进行驱动，驱动原理图大致如下图：其中上边三个管子“管的是正极”（原谅我不会用专业术语，本人不是专门搞电机和电气的，哈哈哈）。下边三个管子“管的是负极”。这个电路中，上下对应的两个管子是不能同时导通的。在周期切换的时候，MOS管的导通状况总是事与愿违。假设，你和前任两个的课恰好在一个教室（电路系统）上课，只是上课时间错开一节，而你总是在上完课的时候坐在座位上多学一会...
2018-12-28 18:47:39
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原创 从指针到指向指针的指针------个人理解！
c/c++是工科学生必不可少的课程。本人是电子通信行业的，客观上说没有计算机、软工专业的学生更加专业！但是我们也得会编程，不然的话毕业以后没有饭碗啊！下面写一下个人对指针的理解。首先，我们要知道定义一个变量就会在内存中开辟一个空间，这个空间就是存储这个数的。例如：int value=2131；计算机会给变量 value 开辟4个字节的内存用来存储2131这个整型数。那么我们如何得...
2018-11-23 18:04:59
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OV5640_HDMI.rar
2020-06-16
空空如也
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