assign的用法，自己收藏，以后可能用的到

最新推荐文章于 2024-04-10 10:49:38 发布
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分类专栏： verilog hdl 语法 文章标签： assign
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本文链接：https://blog.csdn.net/a14730497/article/details/18255251
版权
module  assign_module (
sel,
dout,
data
);
//-----  input  -----------------
input [2:0] sel;


output [2:0] dout;
inout [2:0] data;




//-----  main body --------------
assign dout  =  (sel == 3'b001) ?  3'b111 :
(sel == 3'b000) ?  3'b100 :
(sel == 3'b100) ?  3'b000 :
(sel == 3'b111) ?  3'b001 : 3'b010;




assign data  =  (sel == 3'b001) ?  3'b111 :
(sel == 3'b000) ?  3'b100 :
(sel == 3'b100) ?  3'b000 :
(sel == 3'b111) ?  3'b001 : 3'bzzz;


endmodule 





a14730497
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